JAJSM89A october   2022  – june 2023 TPS3435-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
  8. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング要件
    7. 7.7 スイッチング特性
    8. 7.8 タイミング図
    9. 7.9 代表的特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 タイムアウト・ウォッチドッグ・タイマ
        1. 8.3.1.1 tWD タイマ
        2. 8.3.1.2 ウォッチドッグのイネーブル / ディセーブル動作
        3. 8.3.1.3 tSD ウォッチドッグのスタートアップ遅延
        4. 8.3.1.4 SET ピンの動作
      2. 8.3.2 手動リセット
      3. 8.3.3 WDO 出力
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 出力アサート遅延
        1. 9.1.1.1 出荷時にプログラムされた出力アサート遅延タイミング
        2. 9.1.1.2 コンデンサのタイミングを調整可能
      2. 9.1.2 ウォッチドッグ・タイマの機能
        1. 9.1.2.1 出荷時にプログラムされたタイミング・オプション
        2. 9.1.2.2 コンデンサのタイミングを調整可能
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計 1：タイムアウトのための標準マイクロコントローラの監視
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
          1. 9.2.1.2.1 ウォッチドッグ・タイムアウト期間の設定
          2. 9.2.1.2.2 出力アサート遅延の設定
          3. 9.2.1.2.3 スタートアップ遅延の設定
          4. 9.2.1.2.4 WDO プルアップ抵抗の計算
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.3 WDO 出力

TPS3435-Q1 デバイスは、WDO 出力ピンを備えています。MR ピンの電圧が 0.3 X VDD を下回るか、ウォッチドッグ・タイマのエラーが検出されると、WDO 出力がアサートされます。

MR イベントを除く上記の関連イベントが検出されると、出力が tWDO の間アサートされます。tWDO の時間は、CRST ピンと GND の間にコンデンサを接続することでプログラムできます。または、注文可能な部品番号で選択された期間 tWDO がアサートされます。利用可能なオプションについては、セクション 5 セクションを参照してください。

式 2 に、コンデンサ値と tWDO の期間との関係を示します。容量が推奨動作範囲を満たしていることを確認してください。容量が推奨範囲外の場合、デバイスの誤動作につながる可能性があります。

式 2. tWDO (秒) = 4.95 x 106 x CCRST (F)

TPS3435-Q1 には、ラッチ付き出力のオプションも備えています。ラッチ付き出力を備えた注文可能な部品番号では、デバイスの電源を切って再投入するか、エラー状態を解消するまで、出力がアサート状態に保持されます。MR ピンの電圧が低くなったために出力がラッチされた場合、MR ピンの電圧が 0.7 x VDD レベルを上回ると、出力ラッチが解除されます。ウォッチドッグ・タイマのエラーが原因で出力がラッチされた場合、WDI で負のエッジが検出されたとき、またはデバイスがシャットダウンされて再度電源が投入されたときに、出力ラッチが解除されます。図 8-11 に、ラッチ付き出力構成でのデバイスのタイミング動作を示します。

GUID-20230113-SS0I-MDPN-KMWQ-TSHT91HFNL7D-low.svg 図 8-11 出力ラッチのタイミング動作