JAJSMG9E March 2021 – December 2023 TPS3704
PRODUCTION DATA
パラメータ | 設計要件 | 設計結果 |
---|---|---|
監視対象レール | 公称 3.3V AVDD、3.3V の ±4% (デバイス精度を含む) を外れた場合は警告あり、10ms のリセット遅延 | ワースト ケース VIT+(OV) = 3.432V (+4%) ワースト ケース VIT–(UV) = 3.168V (-4%) |
公称 1.8V IOVDD、1.8V の ±4% (デバイス精度を含む) を外れた場合は警告あり、10ms のリセット遅延 | ワースト ケース VIT+(OV) = 1.872V (+4%) ワースト ケース VIT–(UV) = 1.728V (-4%) |
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公称 1.2V DVDD、1.2V の ±4% (デバイス精度を含む) を外れた場合は警告あり、10ms のリセット遅延 | ワースト ケース VIT+(OV) = 1.248V (+4%) ワースト ケース VIT–(UV) = 1.152V (-4%) |
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SENSE4 (セルフ テスト オプション) |
VDD への 100kΩ プルアップ抵抗、GND への NFET プルダウン トランジスタ付き | UV_Trig = High - SENSE4 ピンが Low になる UV_Trig = Low - 通常動作時 |
出力ロジック電圧 | 5V CMOS | 5V CMOS |
システム最大 IDD 電流 |
25μA | 5.5µA (最大 20µA) |