JAJSSS6D January   2024  – July 2025 TPS7H3014-SEP , TPS7H3014-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスのオプション
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 品質適合検査
    8. 6.8 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 入力電圧（IN）VLDOおよび REFCAP
        1. 8.3.1.1 低電圧ロックアウト (VPOR_IN < VIN < UVLO)
        2. 8.3.1.2 パワーオン リセット (VIN < VPOR_IN)
      2. 8.3.2 SENSEx 入力
        1. 8.3.2.1 VTH_SENSEXおよびVONx
        2. 8.3.2.2 IHYS_SENSExおよび VOFFx
        3. 8.3.2.3 上部および下部の抵抗分圧回路の設計式
      3. 8.3.3 出力段（ENx、SEQ_DONE、PWRGD、PULL_UP1、PULL_UP2）
      4. 8.3.4 ユーザープログラマブル タイマ
        1. 8.3.4.1 DLY_TMR
        2. 8.3.4.2 Reg_TMR
      5. 8.3.5 UP およびDOWN
      6. 8.3.6 フォルト
      7. 8.3.7 ステート マシン
    4. 8.4 デイジー チェーン
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 自己完結型 – シーケンスアップ/ダウン
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
          1. 9.2.1.2.1 入力電源とデカップリング コンデンサ
          2. 9.2.1.2.2 昇圧/降圧スレッショルド
          3. 9.2.1.2.3 SENSEx スレッショルド
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 負電圧レールのシーケンス制御
        1. 9.2.2.1 負電圧の設計式
    3. 9.3 外部要因によるシステム RESET
    4. 9.4 電源に関する推奨事項
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.3 出力段（ENx、SEQ_DONE、PWRGD、PULL_UP1、PULL_UP2）

出力段（EN1 ～ EN4）、SEQ_DONE、PWRGD はプッシュプル、アクティブ High タイプです。プッシュプル出力のプルアップ電圧は、ユーザが外部から供給します。PULL_UP1（入力）はすべての ENx 出力（EN1からEN4へ）のプルアップ電圧ドメインで、PULL_UP2（入力）は SEQ_DONE出力と PWRGD 出力のプルアップ電圧ドメインです。

注: IN、PULL_UP1、PULL_UP2のシーケンス要件はありませんが、パワーアップおよびパワーダウンシーケンスに対するコマンドの前に、すべてにバイアスを印加する必要があります。
注: TIでは、PULL_UPx 入力を、ピンのできるだけ近くに配置して、1μF のセラミックコンデンサでデカップリングすることを推奨しています。これにより、出力（ENx、PWRGD、SEQ_DONE）のクリーンな電圧信号を確保します。

各出力段は PMOS/NMOS（CMOS）ペアで構成されます。各レッグの出力抵抗は、VPULL_UPx > 3.3Vの場合、標準値の7Ω です。PULL_UP1 および PULL_UP2 の電圧範囲は1.6V～7Vで、電圧範囲は個別にバイアスすることも、同じ電圧レールに接続することもできますが、いずれにしてもバイアスする必要があります。PMOS レッグの出力抵抗は、PULL_UPx 電圧依存性を持ちます。PULL_UPx 電圧が低いほど、PMOS 抵抗は高くなります。

V IN < VPOR_INかつ VPULL_UPx > V POR_PULL_UPx（最大 1.4V）の場合、出力は既知のプルダウン状態になります。この条件では、本デバイスが出力に 100 μ A の電流をシンクする場合、VOL ≤ 320mV で、出力のシンク能力が低下します。

  • ENx
  • PWRGD
  • SEQ_DONE

入力電圧範囲が 3V ～ 14V の推奨入力電圧範囲内にある場合、出力は、出力ごとに ±10mA の最大の能力を発揮します。

TPS7H3014-SP TPS7H3014-SEP ENx プッシュプル出力段図 8-5 ENx プッシュプル出力段
TPS7H3014-SP TPS7H3014-SEP PWRGD プッシュプル出力段図 8-7 PWRGD プッシュプル出力段
TPS7H3014-SP TPS7H3014-SEP SEQ_DONE プッシュプル出力段図 8-6 SEQ_DONE プッシュプル出力段