JAJSIQ6D June   2020  – August 2024 UCC21540-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電力定格
    6. 6.6  絶縁仕様
    7. 6.7  安全限界値
    8. 6.8  電気的特性
    9. 6.9  スイッチング特性
    10. 6.10 絶縁特性曲線
    11. 6.11 代表的特性
  8. 7 パラメータ測定情報
    1. 7.1 最小パルス
    2. 7.2 伝搬遅延とパルス幅歪み
    3. 7.3 立ち上がりおよび立ち下がり時間
    4. 7.4 入力とディスエーブルの応答時間
    5. 7.5 プログラム可能なデッド タイム
    6. 7.6 電源オン時の出力の UVLO 遅延
    7. 7.7 CMTI テスト
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 8.3.2 入力および出力論理表
      3. 8.3.3 入力段
      4. 8.3.4 出力段
      5. 8.3.5 UCC21540-Q1 のダイオード構造
    4. 8.4 デバイスの機能モード
      1. 8.4.1 ディセーブル ピン
      2. 8.4.2 プログラマブル・デッド・タイム (DT) ピン
        1. 8.4.2.1 DT ピンを VCCI に接続
        2. 8.4.2.2 DT ピンと GND ピンの間に設定抵抗を接続
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 INA/INB 入力フィルタの設計
        2. 9.2.2.2 デッド タイム抵抗およびコンデンサの選択
        3. 9.2.2.3 外部ブートストラップ ダイオードとその直列抵抗の選択
        4. 9.2.2.4 ゲート・ドライバの出力抵抗
        5. 9.2.2.5 ゲート - ソース間抵抗の選択
        6. 9.2.2.6 ゲート・ドライバの電力損失の推定
        7. 9.2.2.7 接合部温度の推定
        8. 9.2.2.8 VCCI、VDDA/B コンデンサの選択
          1. 9.2.2.8.1 VCCI コンデンサの選択
          2. 9.2.2.8.2 VDDA (ブートストラップ) コンデンサの選択
          3. 9.2.2.8.3 VDDB コンデンサの選択
        9. 9.2.2.9 出力段の負バイアスを使う応用回路
      3. 9.2.3 アプリケーション曲線
  11. 10電源に関する推奨事項
  12. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 部品の配置に関する注意事項
      2. 11.1.2 接地に関する注意事項
      3. 11.1.3 高電圧に関する注意事項
      4. 11.1.4 熱に関する注意事項
    2. 11.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 サード・パーティ製品に関する免責事項
    2. 12.2 ドキュメントのサポート
      1. 12.2.1 関連資料
    3. 12.3 ドキュメントの更新通知を受け取る方法
    4. 12.4 サポート・リソース
    5. 12.5 商標
    6. 12.6 静電気放電に関する注意事項
    7. 12.7 用語集
  14. 13改訂履歴
  15. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DWK|14
サーマルパッド・メカニカル・データ
発注情報

11.2 レイアウト例

図 11-1 に、SOIC-14 DW パッケージに合わせて信号と主要部品を表示した 2 層 PCB のレイアウト例を示します。このパッケージは、ピン 12 とピン 13 が除去されています。詳細については、UCC21540EVM 設計 - 『UCC21540EVM ユーザー・ガイド』を参照してください。

UCC21540-Q1 レイアウト例図 11-1 レイアウト例

図 11-2 と図 11-3 に上層と下層のパターンと銅箔を示します。

注:

1 次側と 2 次側の間に PCB パターンも銅箔も存在しないため、絶縁性能を確保できます。

高電圧動作に備えて沿面距離を最大化するため、出力段のハイサイド・ゲート・ドライバとローサイド・ゲート・ドライバの PCB パターンの間隔が広げられています。これにより、高 dv/dt が発生する可能性があるスイッチング・ノード VSSA (SW) とローサイド・ゲート・ドライバの間の寄生容量結合によるクロストークも最小化されます。

UCC21540-Q1 上層のパターンと銅箔
図 11-2 上層のパターンと銅箔
UCC21540-Q1 下層のパターンと銅箔 (反転)
図 11-3 下層のパターンと銅箔 (反転)

図 11-4 と図 11-5 に、3D レイアウト画像 (上面図と底面図) を示します。

注:

1 次側と 2 次側の間の PCB カットアウトの場所に注意します。これにより、絶縁性能を確保しています。

UCC21540-Q1 PCB の 3D 上面図
図 11-4 PCB の 3D 上面図
UCC21540-Q1 PCB の 3D 底面図
図 11-5 PCB の 3D 底面図