JAJSIQ6D June   2020  – August 2024 UCC21540-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電力定格
    6. 6.6  絶縁仕様
    7. 6.7  安全限界値
    8. 6.8  電気的特性
    9. 6.9  スイッチング特性
    10. 6.10 絶縁特性曲線
    11. 6.11 代表的特性
  8. 7 パラメータ測定情報
    1. 7.1 最小パルス
    2. 7.2 伝搬遅延とパルス幅歪み
    3. 7.3 立ち上がりおよび立ち下がり時間
    4. 7.4 入力とディスエーブルの応答時間
    5. 7.5 プログラム可能なデッド タイム
    6. 7.6 電源オン時の出力の UVLO 遅延
    7. 7.7 CMTI テスト
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 8.3.2 入力および出力論理表
      3. 8.3.3 入力段
      4. 8.3.4 出力段
      5. 8.3.5 UCC21540-Q1 のダイオード構造
    4. 8.4 デバイスの機能モード
      1. 8.4.1 ディセーブル ピン
      2. 8.4.2 プログラマブル・デッド・タイム (DT) ピン
        1. 8.4.2.1 DT ピンを VCCI に接続
        2. 8.4.2.2 DT ピンと GND ピンの間に設定抵抗を接続
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 INA/INB 入力フィルタの設計
        2. 9.2.2.2 デッド タイム抵抗およびコンデンサの選択
        3. 9.2.2.3 外部ブートストラップ ダイオードとその直列抵抗の選択
        4. 9.2.2.4 ゲート・ドライバの出力抵抗
        5. 9.2.2.5 ゲート - ソース間抵抗の選択
        6. 9.2.2.6 ゲート・ドライバの電力損失の推定
        7. 9.2.2.7 接合部温度の推定
        8. 9.2.2.8 VCCI、VDDA/B コンデンサの選択
          1. 9.2.2.8.1 VCCI コンデンサの選択
          2. 9.2.2.8.2 VDDA (ブートストラップ) コンデンサの選択
          3. 9.2.2.8.3 VDDB コンデンサの選択
        9. 9.2.2.9 出力段の負バイアスを使う応用回路
      3. 9.2.3 アプリケーション曲線
  11. 10電源に関する推奨事項
  12. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 部品の配置に関する注意事項
      2. 11.1.2 接地に関する注意事項
      3. 11.1.3 高電圧に関する注意事項
      4. 11.1.4 熱に関する注意事項
    2. 11.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 サード・パーティ製品に関する免責事項
    2. 12.2 ドキュメントのサポート
      1. 12.2.1 関連資料
    3. 12.3 ドキュメントの更新通知を受け取る方法
    4. 12.4 サポート・リソース
    5. 12.5 商標
    6. 12.6 静電気放電に関する注意事項
    7. 12.7 用語集
  14. 13改訂履歴
  15. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DWK|14
サーマルパッド・メカニカル・データ
発注情報

8.3.4 出力段

UCC21540-Q1 の出力段は、最も必要とされるとき、つまり、パワー スイッチのターンオン遷移のミラー プラトー領域の間 (パワー スイッチのドレインまたはコレクタ電圧に dV/dt が生じたとき) に最大のピーク ソース電流を供給できるプルアップ構造を採用しています。出力段のプルアップ構造は、並列接続した P チャネル MOSFET と追加のプルアップ N チャネル MOSFET を備えています。N チャネル MOSFET の役割は、ピーク ソース電流をブーストし、高速ターンオンを実現することです。出力の状態を Low から High に変更しようとする短い瞬間だけ、N チャネル MOSFET をターンオンする方法で、このような動作を実現します。

ROH パラメータは DC 測定値であり、P チャネル デバイスのみのオン抵抗を表します。これは、プルアップ N チャネル デバイスは DC 状態ではオフ状態に保たれ、出力が LOW から HIGH に変化する瞬間にのみターンオンするためです。このため、この短いターンオン段階の UCC21540-Q1 のプルアップ段の実効抵抗は、ROH パラメータが表す値よりもはるかに小さい値です。

UCC21540-Q1 のプルダウン構造は N チャネル MOSFET で構成されています。ROL パラメータ (これも DC 測定値です) は本デバイスのプルダウン状態のインピーダンスを表します。レール ツー レール動作では、出力電圧は VDD と VSS の間を変化します。

ゲート ドライバを確実に動作させるため、最小パルス幅に特に注意を払います。電気的特性表に示す最小パルス幅は、無負荷のドライバにおいて出力まで到達する最小入力パルスを表します。これは、ドライバ IC に内蔵されたグリッチ除去フィルタによって決定されます。出力状態の変化を保証し、貫通電流を防止するには、仕様の最大値よりも長い入力オン / オフ パルス幅が必要です。ドライバの負荷が重い場合、システムを確実に動作させるために特別の注意を払う必要があります。ゲート スイッチング中、ドライバが各遷移を完了する前に出力状態が変化すると、非ゼロ電流スイッチング イベントが発生します。レイアウトによって生じる寄生素子と相まって、非ゼロ電流スイッチングは内部レールのオーバーシュートとゲート ドライバの EOS 損傷の原因となる可能性があります。したがって、信頼性の高いシステム動作のために、最小出力パルス幅が求められます。この最小出力パルス幅は、ゲート容量、VDD 電源電圧、ゲート抵抗、PCB レイアウト起因の寄生素子など、複数の要因に依存します。確実に動作させるために必要な最小パルス幅は、電気的特性表に示されている最小パルス幅よりも大きい場合があります。各システムに必要な最小出力パルス幅を決定するには、システム レベルの検討を行う必要があります。

UCC21540-Q1 出力段図 8-2 出力段