JAJSQD3C May   2023  – August 2024 UCC21550

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電力定格
    6. 5.6  絶縁仕様
    7. 5.7  安全限界値
    8. 5.8  電気的特性
    9. 5.9  スイッチング特性
    10. 5.10 絶縁特性曲線
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 伝搬遅延とパルス幅歪み
    2. 6.2 立ち上がりおよび立ち下がり時間
    3. 6.3 入力とディセーブルの応答時間
    4. 6.4 プログラム可能なデッド・タイム
    5. 6.5 電源オン時の UVLO 出力遅延
    6. 6.6 CMTI テスト
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 7.3.2 入力および出力論理表
      3. 7.3.3 入力段
      4. 7.3.4 出力段
      5. 7.3.5 UCC21550 のダイオード構造
    4. 7.4 デバイスの機能モード
      1. 7.4.1 ディセーブル・ピン
      2. 7.4.2 プログラマブル・デッド・タイム (DT) ピン
        1. 7.4.2.1 DT ピンを VCC に接続
        2. 7.4.2.2 DT ピンと GND ピンとの間の設定抵抗に接続される DT ピン
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 INA/INB 入力フィルタの設計
        2. 8.2.2.2 外部ブートストラップ・ダイオードとその直列抵抗の選択
        3. 8.2.2.3 ゲート・ドライバの出力抵抗
        4. 8.2.2.4 ゲート - ソース間抵抗の選択
        5. 8.2.2.5 ゲート ドライバの電力損失の推定
        6. 8.2.2.6 推定接合部温度
        7. 8.2.2.7 VCCI、VDDA/B コンデンサの選択
          1. 8.2.2.7.1 VCCI コンデンサの選択
          2. 8.2.2.7.2 VDDA (ブートストラップ) コンデンサの選択
          3. 8.2.2.7.3 VDDB コンデンサの選択
        8. 8.2.2.8 デッド タイム設定の指針
        9. 8.2.2.9 出力段の負バイアスを使う応用回路
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 サード・パーティ製品に関する免責事項
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 認定
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 サポート・リソース
    6. 11.6 商標
    7. 11.7 静電気放電に関する注意事項
    8. 11.8 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報
    1. 13.1 テープおよびリール情報
    2. 13.2 メカニカル データ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DWK|14
  • DW|16
サーマルパッド・メカニカル・データ
発注情報

8.2.2.3 ゲート・ドライバの出力抵抗

外部ゲート・ドライバ抵抗 RON/ROFF は以下の目的に使われます。

  1. 寄生インダクタンス / 容量に起因するリンギングの制限
  2. 高電圧 / 電流スイッチングの dv/dt、di/dt、ボディ・ダイオードの逆方向回復に起因するリンギングの制限
  3. ゲート駆動強度 (ピーク・シンクおよびソース電流など) の微調整によるスイッチング損失の最適化
  4. 電磁干渉 (EMI) の低減

セクション 7.3.4 で述べたように、UCC21550 は P チャネル MOSFET と追加のプルアップ N チャネル MOSFET を並列にしたプルアップ構造を備えています。これらを合わせたピーク・ソース電流は 4A です。その結果、ピーク・ソース電流は以下の式で予測できます。

式 3. UCC21550
式 4. UCC21550

ここで、

  • VBDF は、8A の電流が流れたときのブートストラップ・ダイオードの順方向電圧降下の推定値です。
  • RON：外部ターンオン抵抗。
  • RGFET_INT：パワー・トランジスタの内部ゲート抵抗 (パワー・トランジスタのデータシートを参照)
  • IO+ = ピーク・ソース電流 – 4A (ゲート・ドライバ・ピーク・ソース電流) とゲート駆動ループ抵抗に基づく計算値のうちの小さい方の値

この例では以下の式で計算されます。

式 5. UCC21550
式 6. UCC21550

その結果、ハイサイドとローサイドのピーク・ソース電流はそれぞれ 2.4A と 2.5A となります。同様に、ピーク・シンク電流は以下の式で計算されます。

式 7. UCC21550
式 8. UCC21550

ここで、

  • ROFF：外部ターンオフ抵抗。
  • VGDF：ROFF と直列に接続された逆並列ダイオードの順方向電圧降下。この例のダイオードは MSS1P4 です。
  • IO-：ピーク・シンク電流 – 6A (ゲート・ドライバのピーク・シンク電流) とゲート駆動ループ抵抗に基づく計算値のうちの小さい方の値

この例では以下の式で計算されます。

式 9. UCC21550
式 10. UCC21550

その結果、ハイサイドとローサイドのピーク・シンク電流はそれぞれ 3.6A と 3.7A となります。

推定ピーク電流は PCB レイアウトと負荷容量によっても影響されることに注意します。ゲート・ドライバのループの寄生インダクタンスは、ピーク・ゲート駆動電流を遅れさせ、オーバーシュートとアンダーシュートを発生させる可能性があります。そのため、ゲート・ドライバのループをできるだけ小さくすることを強く推奨します。一方、パワー・トランジスタの負荷容量 (CISS) が非常に小さい (通常 1nF 未満) 場合、ピーク・ソース / シンク電流はループ寄生素子に支配されます。なぜなら、立ち上がりおよび立ち下がり時間が非常に小さく、寄生リンギングの周期に近いためです。

OUTx 電圧がデータシートの絶対最大定格を (過渡を含めて) 下回るように制御しないと、デバイスに永続的な損傷が生じる可能性もあります。ゲートの過剰なリンギングを低減するため、FET のゲートの近くにフェライト・ビーズを使用することを推奨します。オーバーシュート / アンダーシュートが大きい場合、OUTx 電圧を VDDx および VSSx 電圧にクランプするために外部クランプ・ダイオードを追加することもできます。