JAJSQD3C May   2023  – August 2024 UCC21550

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電力定格
    6. 5.6  絶縁仕様
    7. 5.7  安全限界値
    8. 5.8  電気的特性
    9. 5.9  スイッチング特性
    10. 5.10 絶縁特性曲線
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 伝搬遅延とパルス幅歪み
    2. 6.2 立ち上がりおよび立ち下がり時間
    3. 6.3 入力とディセーブルの応答時間
    4. 6.4 プログラム可能なデッド・タイム
    5. 6.5 電源オン時の UVLO 出力遅延
    6. 6.6 CMTI テスト
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 7.3.2 入力および出力論理表
      3. 7.3.3 入力段
      4. 7.3.4 出力段
      5. 7.3.5 UCC21550 のダイオード構造
    4. 7.4 デバイスの機能モード
      1. 7.4.1 ディセーブル・ピン
      2. 7.4.2 プログラマブル・デッド・タイム (DT) ピン
        1. 7.4.2.1 DT ピンを VCC に接続
        2. 7.4.2.2 DT ピンと GND ピンとの間の設定抵抗に接続される DT ピン
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 INA/INB 入力フィルタの設計
        2. 8.2.2.2 外部ブートストラップ・ダイオードとその直列抵抗の選択
        3. 8.2.2.3 ゲート・ドライバの出力抵抗
        4. 8.2.2.4 ゲート - ソース間抵抗の選択
        5. 8.2.2.5 ゲート ドライバの電力損失の推定
        6. 8.2.2.6 推定接合部温度
        7. 8.2.2.7 VCCI、VDDA/B コンデンサの選択
          1. 8.2.2.7.1 VCCI コンデンサの選択
          2. 8.2.2.7.2 VDDA (ブートストラップ) コンデンサの選択
          3. 8.2.2.7.3 VDDB コンデンサの選択
        8. 8.2.2.8 デッド タイム設定の指針
        9. 8.2.2.9 出力段の負バイアスを使う応用回路
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 サード・パーティ製品に関する免責事項
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 認定
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 サポート・リソース
    6. 11.6 商標
    7. 11.7 静電気放電に関する注意事項
    8. 11.8 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報
    1. 13.1 テープおよびリール情報
    2. 13.2 メカニカル データ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DWK|14
  • DW|16
サーマルパッド・メカニカル・データ
発注情報

8.2.2.8 デッド タイム設定の指針

ハーフ ブリッジを利用したパワー コンバータ トポロジでは、動的スイッチング中の貫通電流を防止するための、上側と下側のトランジスタの間のデッド タイム設定が重要です。

UCC21550 の電気的特性表に記載されているデッド タイム仕様は、一方のチャネルの立ち下がりエッジの 90% から他方のチャネルの立ち上がりエッジの 10% までの時間差として定義されています (図 6-4 を参照)。この定義により、デッド タイム設定が負荷条件の影響を受けず、かつ製造試験時に直線性が保たれることが保証されます。しかし、このデッド タイム設定は、パワー コンバータ システムのデッド タイムを反映していない可能性があります。デッド タイム設定は外部ゲート ドライブのターンオン / オフ抵抗、DC リンクのスイッチング電圧 / 電流、負荷トランジスタの入力容量に依存するためです。

適切なデッド タイムを選択する方法についての推奨事項を以下に示します。

式 22. UCC21550

ここで、

  • DTsetting：UCC21550 のデッド タイム設定 (ns)、DTSetting = 8.6 × RDT (kΩ) + 13。
  • DTReq：システムが必要とする十分なマージン (ZVS 要件) を確保した上 / 下スイッチの実際の VGS 信号間のデッド タイム。
  • TF_Sys：負荷、電圧、電流のワースト ケースでのインシステム ゲート ターンオフ立ち下がり時間。
  • TR_Sys：負荷、電圧、電流のワースト ケースでのインシステム ゲート ターンオン立ち上がり時間。
  • TD(on)：ターンオン遅延時間 (トランジスタ ゲート信号の 10% からパワー トランジスタ ゲート スレッショルドまで)

UCC21550 のデッド タイム設定は DT ピンの設定によって決定され (セクション 7.4.2 を参照)、システム条件に基づいて自動的にデッド タイムが微調整されないことに注意します。