JAJSOI4B May   2023  – January 2024 UCC21551

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電力定格
    6. 5.6  絶縁仕様
    7. 5.7  安全限界値
    8. 5.8  電気的特性
    9. 5.9  スイッチング特性
    10. 5.10 絶縁特性曲線
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 伝搬遅延とパルス幅歪み
    2. 6.2 立ち上がりおよび立ち下がり時間
    3. 6.3 入力とイネーブルの応答時間
    4. 6.4 プログラム可能なデッド・タイム
    5. 6.5 電源オン時の UVLO 出力遅延
    6. 6.6 CMTI テスト
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 7.3.2 入力および出力論理表
      3. 7.3.3 入力段
      4. 7.3.4 出力段
      5. 7.3.5 UCC21551x のダイオード構造
    4. 7.4 デバイスの機能モード
      1. 7.4.1 イネーブル・ピン
      2. 7.4.2 プログラム可能なデッド・タイム (DT) ピン
        1. 7.4.2.1 DT ピンを VCC に接続
        2. 7.4.2.2 DT ピンと GND ピンとの間の設定抵抗に接続される DT ピン
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 INA/INB 入力フィルタの設計
        2. 8.2.2.2 外部ブートストラップ・ダイオードとその直列抵抗の選択
        3. 8.2.2.3 ゲート・ドライバの出力抵抗
        4. 8.2.2.4 ゲート - ソース間抵抗の選択
        5. 8.2.2.5 ゲート・ドライバの電力損失の推定
        6. 8.2.2.6 推定接合部温度
        7. 8.2.2.7 VCCI、VDDA/B コンデンサの選択
          1. 8.2.2.7.1 VCCI コンデンサの選択
          2. 8.2.2.7.2 VDDA (ブートストラップ) コンデンサの選択
          3. 8.2.2.7.3 VDDB コンデンサの選択
        8. 8.2.2.8 デッド・タイム設定の指針
        9. 8.2.2.9 出力段の負バイアスを使う応用回路
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 サード・パーティ製品に関する免責事項
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 認定
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 サポート・リソース
    6. 11.6 商標
    7. 11.7 静電気放電に関する注意事項
    8. 11.8 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.2.2.5 ゲート・ドライバの電力損失の推定

ゲート・ドライバ・サブシステムの総合損失 (PG) には、UCC21551x (PGD) の電力損失と、外部ゲート・ドライブ抵抗などの周辺回路の電力損失が含まれます。ブートストラップ・ダイオードの損失は PG に含まれず、このセクションでは触れません。

PGD は、UCC21551x の熱的安定性に関連する制限値を決定する主要な電力損失で、複数の要因からの損失を計算することにより推定できます。

第 1 の要因は静的電力損失 PGDQ です。これにはドライバの静止電力損失と、特定のスイッチング周波数で動作しているドライバの自己消費電力が含まれます。PGDQ は、与えられた VCCI、VDDA/VDDB、スイッチング周波数、周囲温度において、OUTA と OUTB に負荷が接続されていない状態でベンチ測定されます。この例では、VVCCI = 5V、VVDD = 20V です。INA/INB を 0V から 3.3V まで 100kHz でスイッチングした場合の各電源の電流は、IVCCI = 2.5mA、IVDDA = IVDDB = 2.5mA と測定されます。その結果、PGDQ は以下の式で計算できます。

式 11. P G D Q = V V C C I × I V C C I + V V D D A × I D D A + V V D D B × I D D B = 112.5 m W

第 2 の要素はスイッチング動作損失 PGDO であり、所定の負荷容量によりドライバは各スイッチング・サイクル中に負荷を充放電します。負荷スイッチングによる総合動的損失 PGSW は以下の式で推定できます。

式 12. GUID-A398EDCE-6F6D-45A2-BAAB-763A64FBFB5A-low.gif

ここで、

  • QG はパワー・トランジスタのゲート電荷です。

ターンオン / ターンオフするために分割レールを使う場合、VDD は正レールと負レールの差に等しくなります。

そのためこのアプリケーション例の場合、以下の式で表されます。

式 13. GUID-90360E13-6CB5-4AB1-906F-CFB304C0E9D2-low.gif

QG は、20A で 800V をスイッチングするパワー・トランジスタの総ゲート電荷量を表します。テスト条件が変わると、この値も変わる可能性があります。UCC21551x の出力段のゲート・ドライバ損失 (PGDO) は PGSW の一部です。外部ゲート・ドライバ抵抗がゼロの場合、PGDO は PGSW と等しくなり、すべてのゲート・ドライバ損失は UCC21551x の内部で消費されます。外部ターンオンおよびターンオフ抵抗が存在する場合、総合損失はゲート・ドライバのプルアップ / ダウン抵抗と外部ゲート抵抗との間で分配されます。ソース / シンク電流が 4A/6A に飽和してない場合、プルアップ / ダウン抵抗は線形かつ固定ですが、ソース / シンク電流が飽和している場合、プルアップ / ダウン抵抗は非線形であることに注意します。そのため、これらの 2 つの条件によって PGDO は異なります。

ケース 1 - 線形のプルアップ / ダウン抵抗：

式 14. GUID-DFCD5B17-388C-4001-84FA-B9EEF0591047-low.gif

この設計例では、想定されるすべてのソース / シンク電流は 4A/6A 未満であるため、UCC21551x のゲート・ドライバ損失は以下の式で推定できます。

式 15. P G D O = 240 m W 2 x ( 5 Ω | | 1.47 Ω 5 Ω | | 1.47 Ω + 2.2 Ω + 4.6 Ω + 0.55 Ω 0.55 Ω + 0 Ω + 4.6 Ω ) ) ≈ 30 m W

ケース 2 - 非線形のプルアップ / ダウン抵抗：

式 16. GUID-BD96F4A2-D1CC-49A4-BF34-E6821C64D749-low.gif

ここで、

  • VOUTA/B(t) は、ターンオンおよびオフ過渡時のゲート・ドライバ (OUTA、OUTB) のピン電圧であり、定電流源 (ターンオン時に 4A、ターンオフ時に 6A) が負荷コンデンサを充電 / 放電するものとして簡略化できます。その結果、VOUTA/B(t) 波形は線形となり、TR_Sys と TF_Sys は簡単に予測できます。

一部の条件で、プルアップ回路とプルダウン回路のどちらかのみが飽和し、他方が飽和していない場合、PGDO はケース 1 とケース 2 の組み合わせとなり、上記の説明に基づいて、プルアップとプルダウンに対して式を簡単に特定できます。その結果、ゲート・ドライバ UCC21551x で消費される総合ゲート・ドライバ損失 (PGD) は以下で表されます。

式 17. GUID-0DBB7612-2074-4F53-882E-E92CE990EA2E-low.gif

これは、本設計例では 142.5mW に相当します。