アナログ グランド：アナログ信号のバイパス コンデンサ、補償部品、アナログ信号のリターンをこのピンに接続します。低電流アナログ回路に干渉しないように、電源部品の大電流ノイズ信号を分離するため、アナログ グランドと電源グランドを 1 点で接続します。

エラー アンプ出力：エラー アンプはトランスコンダクタンス アンプであるため、この出力は高インピーダンスの電流源です。このピンと AGND との間に電圧レギュレーション ループ補償部品を接続します。ゲート駆動出力で観測されるオン時間は、このピンの電圧から約 125mV のオフセットを減算した値に比例します。通常動作中、エラー アンプは VSENSE の小信号外乱に対して 55μS のトランスコンダクタンスを保ち、VSENSE が VSENSEreg から ±5% 以上逸脱すると、約 290μS に変化します。AC ライン ドロップアウト状態では、エラー アンプ出力は無効化され、ドロップアウト状態が続く間、内部 4μA 電流源が COMP を放電します。VSENSE に基づく OV イベント中、OV 状態が解消されるまで、COMP から GND に内部 2kΩ 抵抗が接続されています。ソフト スタート トリガ イベント (UVLO、ディセーブル、ブラウンアウト、HVSEN 過電圧、TSET フォルト、CS オープン、サーマル シャットダウン) の間、エラー アンプ出力は無効化され、COMP は内部 2kΩ 抵抗によって Low にプルされています。このソフト スタート条件は、トリガ イベントが解消され、COMP が 20mV 未満に放電された後にのみ開始されるため、低い COMP 電圧と短いオン時間で回路は確実に再起動します。(COMP が 20mV 未満に低下するのを妨げるような低インピーダンスの電源に COMP を接続しないでください。)ソフト スタート中、VSENSE < VREF/2 である限り、エラー アンプの高トランスコンダクタンスは有効化され、COMP 電流は -125μA になります。VSENSE が VREF/2 を超えると、高ゲインは無効化され、最大 COMP 電流が約 -16μA である小信号ゲイン機能のみが利用できます。VSENSE > 0.983VREF (約 5.9V) になると、通常動作に復帰します。

電流検出入力：電流検出抵抗と、ダイオード ブリッジの負端子を、このピンに接続します。電流検出抵抗のリターンは、独立したパターンで AGND ピンに接続します。入力電流が増加するにつれて、CS の電圧はより負方向に変化します。このサイクル単位の過電流保護機能は、CS の立ち上がりスレッショルド (2 相動作で約 -200mV、単相および位相フェイル状態で約 -167mV) を横切って、CS が負方向に変化すると、両方のゲート ドライバ出力 (GDx) をターンオフすることで入力電流を制限します。ゲート駆動出力は、CS の立ち下がりスレッショルド (約 -15mV) まで CS が低下するまで、Low に維持されます。電流検出は、どちらかの GDx 出力の立ち上がりおよび立ち下がりエッジの後、約 100ns にわたってブランキングされます。これは、ゲート駆動電流から発生する可能性があるノイズと、インダクタ電流がパワー FET から昇圧ダイオードに切り替わるときに発生する可能性があるノイズをフィルタ処理します。ほとんどの場合、電流検出の追加のフィルタ処理は不要です。外部フィルタ処理が必要と判断される場合、または AC 突入状態時に CS ピンに過剰な負電圧が印加されるのを防ぐため、直列抵抗を介して電流検出抵抗を CS ピンに接続することを推奨します。CS バイアス電流が原因で、精度を維持するには、この外付け抵抗を 100Ω 未満にする必要があります。CS ピンがオープンになると、CS の電圧は約 +1.5V まで上昇します。この条件は、ソフト スタート トリガ フォルト条件 (CS オープン) として検出および処理されます。

チャネル A とチャネル B のゲート駆動出力：これらのピンは、実現可能な最短の接続を使用して、各相のパワー FET のゲートに接続します。この接続に 0.5 インチ (12.6mm) より長いパターンを使用する必要がある場合、パターンの直列インダクタンスによって何らかのリンギングが発生することがあります。GDA と GDB に直列に小さい値の抵抗を追加することで、このリンギングを減衰させることができます。

高電圧出力検出：UCC28063 は、単一故障が発生しても出力が安全なレベルを超えて昇圧されないように、フェイルセーフ OVP を内蔵しています。出力過電圧は、VSENSE と HVSEN の両方によって監視されていますが、どちらかのピンがそれぞれの過電圧スレッショルドを超えた場合のそれらの動作は異なります。2 本のピンを使用して過電圧を監視することで、冗長保護と耐故障性が実現できます。HVSEN が過電圧スレッショルドを上回ると、コントローラの完全ソフト スタートがトリガされます。HVSEN の電圧が動作領域内にある際に、ダウンストリーム パワー コンバータを有効化するために HVSEN を使うこともできます。HVSEN が 2.5V を超えると、PWMCNTL 出力は Low に駆動されます (その他の障害が存在しない限り)。HVSEN が 2.5V を下回ると、PWMCNTL 出力は高インピーダンスになります。目的の過電圧およびパワー グッド スレッショルドになるように HVSEN 分圧比を選択します。ヒステリシス電流に基づいて、目的のパワー グッド ヒステリシスになるように HVSEN 分圧器のインピーダンスを選択します。動作中、HVSEN は 0.8V を下回ることはできません。HVSEN を 0.8V 未満に低下させると、UCC28063 は、出荷時テスト専用の特殊なテスト モードに入ります。ノイズをフィルタ処理し、過電圧シャットダウンの誤動作を防止するため、HVSEN と AGND の間にバイパス コンデンサを接続することを推奨します。

位相 B の有効化 / 無効化：このピンに印加される電圧が位相 B イネーブル スレッショルドを下回ると、昇圧コンバータの位相 B と位相障害検出器が無効化されます。位相 B が無効化されると、位相 A に対して指令されたオン時間が即座に倍増するため、位相管理過渡時に COMP 電圧を一定に保つことができます。必要に応じて、PHB ピンを使って外部位相管理制御回路を追加できます。位相管理を無効化にするには、PHB ピンを VREF ピンに接続します。

PWM 制御出力：HVSEN が HVSEN グッド領域内 (HVSEN > 2.5V) に入り、かつフェイルセーフ OV が発生しておらず、かつ 2 相モードで動作中の位相障害状態が発生していない場合、このオープン ドレイン出力は Low に遷移します (PHB ピンを参照)。それ以外の場合、PWMCNTL は高インピーダンスです。

タイミング設定：PWM オン時間設定入力。オン時間と COMP 電圧の関係と、ゲート駆動出力の最小スイッチング周期を設定するため、TSET と AGND の間に抵抗を接続します。TSET 入力がオープンまたはショート状態にある場合、保護回路によりコントローラは動作しないようになっています。このピンがオープンである限り、完全ソフト スタート条件がトリガされます。このピンが GND に短絡された場合、その電流は制限され、ソフト スタート条件もトリガされます。

バイアス電源入力：このピンを、14V～21V の制御されたバイアス電源に接続します。また、このピンと PGND との間に 0.1μF 以上のセラミック バイパス コンデンサを最短の基板パターンで接続します。このバイアス電源は、本デバイス内のすべての回路に電力を供給し、定常的な DC 電流と過渡的なパワー MOSFET ゲート充電電流の合計を供給できる必要があります。低電圧誤動作防止 (UVLO) またはスタンバイ状態 (VSENSE < 1.25V) 中、入力バイアス電流は非常に小さくなります。

入力 AC 電圧検出：通常動作の場合、整流された入力商用電源の両端に接続された分圧器に、このピンを接続します。VINAC の電圧がブラウンアウト フィルタ時間よりも長くブラウンアウト スレッショルドを下回ると、本デバイスはブラウンアウト モードに入り、両方の出力ドライバが無効化され、完全ソフト スタートがトリガされます。目的のブラウンアウト スレッショルドになるように、入力分圧比を選択します。ヒステリシス電流に基づいて、目的のブラウンアウト ヒステリシスになるように分圧器のインピーダンスを選択します。VINAC がドロップアウト フィルタ時間よりも長くドロップアウト スレッショルドを下回ると、ドロップアウト条件がトリガされます。エラー アンプは無効化され、ドロップアウト状態が続く間、内部 4μA 電流源が COMP を放電します。VINAC がドロップアウト クリアしきい値を超えると、ドロップアウト条件は即座にクリアされ、通常動作が再開されます。

基準電圧出力：このピンと AGND との間に 0.1μF 以上のセラミック バイパス コンデンサを接続します。UVLO および VSENSE ディセーブルの間、バイアス電流を節約し、スタンバイ効率を向上させるため、VREF はターンオフします。必要な非パルス電源電流の合計が数ミリアンペア未満であるその他の回路にバイアス電圧を印加するために、この基準出力を使うこともできます。

出力 DC 電圧検出：このピンは、パワー コンバータの出力に接続された分圧器に接続します。閉ループ システムでは、VSENSE の電圧はエラー アンプの基準電圧にレギュレートされます。目的の出力電圧が得られるように、出力の分圧比を選択します。最良の出力レギュレーション精度とノイズ耐性を実現するため、この分圧器のグランド側を、独立した短いパターンでアナログ グランド (AGND) に接続します。VSENSE 電圧が 1.25V のイネーブル スレッショルドを上回ると、コントローラの動作が有効化されます。VSENSE は、出力を無効化して VCC 電流を低減するため、オープン ドレインのロジック出力、または低リーク ダイオードと直列に接続した 6V 超のロジック出力で Low にプルできます。出力過電圧の 2 つのレベルがこの入力で検出されます。VSENSE が第 1 レベルの過電圧保護スレッショルド V_{LOW_OV} を上回ると、ゲート駆動オン時間を素早く短縮するため、COMP に内部 2kΩ 抵抗が接続されます。VSENSE が引き続き第 2 レベルのスレッショルド V_{HIGH_OV} を超えて上昇すると、GDA と GDB は即座にオフにラッチされます。VSENSE が OV クリア スレッショルドを下回ると、このラッチはクリアされます。VSENSE が切り離された場合、VSENSE を Low にプルする内部電流源が開ループ保護によって提供されるため、コントローラが無効化され、ソフト スタート条件がトリガされます。

ゼロ電流検出入力：これらの入力は、各相の昇圧インダクタ電流がゼロになる際の立ち下がりエッジを検出するために使われます。これらの入力は 0V～3V の範囲でクランプされます。対応する昇圧インダクタのゼロクロス検出 (ZCD) 巻線に、電流制限抵抗を介して各ピンを接続します。この抵抗値は、クランプ電流が ±3mA 未満に制限されるように選択する必要があります。インダクタの巻線の極性は、インダクタ電流がゼロまで減衰するとき、この ZCD 電圧が低下するように設定する必要があります。インダクタ電流がゼロまで低下したとき、ゲート駆動出力を立ち上げるには、ZCD 入力を立ち下がりスレッショルド (約 1V) よりも下げる必要があります。その後、パワー MOSFET がターンオフすると、次の ZCD 立ち下がりエッジにロジックが対応できるように、ZCD 入力を立ち上がりスレッショルド (約 1.7V) よりも上げる必要があります。