JAJSV11C September   2011  – July 2024 UCC28063

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  動作原理
      2. 7.3.2  Natural Interleaving
      3. 7.3.3  オン時間制御、最大周波数制限、再起動タイマ
      4. 7.3.4  歪みの低減
      5. 7.3.5  ゼロ電流検出およびバレー スイッチング
      6. 7.3.6  位相管理と軽負荷動作
      7. 7.3.7  外部ディセーブル
      8. 7.3.8  改良型エラー アンプ
      9. 7.3.9  ソフト スタート
      10. 7.3.10 ブラウンアウト保護
      11. 7.3.11 ドロップアウト検出
      12. 7.3.12 VREF
      13. 7.3.13 VCC
      14. 7.3.14 ダウンストリーム コンバータの制御
      15. 7.3.15 システム レベルの保護
        1. 7.3.15.1 フェイルセーフ OVP - 出力過電圧保護
        2. 7.3.15.2 過電流保護
        3. 7.3.15.3 開ループ保護
        4. 7.3.15.4 VCC 低電圧誤動作防止 (UVLO) 保護
        5. 7.3.15.5 位相障害保護
        6. 7.3.15.6 CS 開放、TSET 開放および短絡保護
        7. 7.3.15.7 サーマル シャットダウン保護
        8. 7.3.15.8 AC ライン ブラウンアウトおよびドロップアウト保護
        9. 7.3.15.9 フォルト論理図
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1  インダクタの選択
        2. 8.2.2.2  ZCD 抵抗の選択 (RZA、RZB)
        3. 8.2.2.3  HVSEN
        4. 8.2.2.4  出力コンデンサの選択
        5. 8.2.2.5  ピーク電流制限のための RS の選択
        6. 8.2.2.6  パワー半導体の選択 (Q1、Q2、D1、D2)
        7. 8.2.2.7  ブラウンアウト保護
        8. 8.2.2.8  コンバータのタイミング
        9. 8.2.2.9  VOUT の設定
        10. 8.2.2.10 電圧ループ補償
      3. 8.2.3 アプリケーション曲線
        1. 8.2.3.1 Natural Interleaving による入力リップル電流の相殺
        2. 8.2.3.2 ブラウンアウト保護
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイス サポート
      1. 11.1.1 開発サポート
        1. 11.1.1.1 関連製品
      2. 11.1.2 デバイスの命名規則
        1. 11.1.2.1 ピンの詳細説明
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.5 ゼロ電流検出およびバレー スイッチング

遷移モード PFC 回路では、昇圧インダクタ電流が 0 になると、MOSFET がターンオンします。昇圧インダクタと MOSFET ドレイン ノードの寄生容量の共振により、MOSFET の接合容量に蓄積されたエネルギーの一部が回収され、スイッチング損失が低減されます。さらに、整流された入力電圧が出力電圧の半分未満の場合、MOSFET 接合容量に蓄積されたすべてのエネルギーが回収され、ゼロ電圧スイッチング (ZVS) が実現されます。適切な遅延を追加することで、共振ドレイン電圧の谷で MOSFET をターンオン (バレースイッチング) させることができます。このようにして、エネルギーの回収を最大化でき、スイッチング損失が最小化されます。

最適な時間遅延は通常、経験的に導出されますが、ドレイン回路の共振周期の 25% に等しい値を出発点として使用することを推奨します。この遅延は、図 7-1 に示すような単純な RC フィルタで実現できますが、入力電圧が出力電圧に近づくにつれて、遅延時間はわずかに増加します。ZCD ピンは内部でクランプされているため、図 7-2 に示す回路を使用することで、より精度の高い遅延を実現することもできます。

UCC28063 単純な RC 遅延回路図 7-1 単純な RC 遅延回路
UCC28063 より精度の高い時間遅延回路図 7-2 より精度の高い時間遅延回路