DIX4192デバイスは、高度に統合されたCMOSデバイスで、プロフェッショナルおよび放送用のデジタル・オーディオ・システム向けに設計されています。DIX4192は、デジタル・オーディオ・インターフェイス・レシーバ(DIR)およびトランスミッタ(DIT)、2つのオーディオ・シリアル・ポート、および機能ブロックのデータとクロックを相互接続する柔軟な分配ロジックを組み合わせています。
DIRおよびDITは、AES3、S/PDIF、IEC 60958、EIAJ CP-1201のインターフェイス規格と互換です。オーディオ・シリアル・ポートとDITは、最大216kHzのサンプリング・レートで動作可能です。DIRのロック範囲には、20kHz~216kHzのサンプリング・レートが含まれます。
型番 | パッケージ | 本体サイズ(typ) |
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DIX4192 | TQFP (48) | 7.00mm×7.00mm |
Changes from E Revision (April 2016) to F Revision
Changes from D Revision (January 2016) to E Revision
Changes from C Revision (June 2006) to D Revision
DIX4192デバイスは、オンチップの制御レジスタとデータ・バッファを使用するように構成されており、4線式のシリアル・ペリフェラル・インターフェイス(SPI)ポート、または2線式のI2Cバス・インターフェイスからアクセス可能です。ステータス・レジスタにより各種のフラグおよびエラー・ビットにアクセスでき、これらは各種の機能ブロックから抽出されます。オープン・ドレイン割り込み出力ピンが搭載されており、制御レジスタ設定により、柔軟な割り込み報告およびマスクのオプションを使用可能です。マスタ・リセット入力ピンが搭載されており、ホスト・プロセッサまたはスーパーバイザ機能により初期化が可能です。
DIX4192デバイスには、1.8Vのコア・ロジック電源に加えて、DIR、DIT、およびライン・ドライバとレシーバ機能の一部を駆動するため3.3Vの電源が必要です。独立したロジックI/O電源により、1.65V~3.6Vの動作がサポートされ、デジタル信号プロセッサやプログラム可能ロジック・デバイスで一般に見られる低電圧ロジック・インターフェイスと互換性があります。
DIX4192デバイスは、鉛フリーのTQFP-48パッケージで供給されます。
PART NUMBER | 1.8-V I/O | MULTI-CH PCM | ADC | PCM PORTS | S/PDIF PORTS |
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DIX4192 | Yes | No | No | 2 | 4 differential line in and 1 differential line out |
PCM9211 | No | Yes | Yes | Up to 3 in and up to 3 out | Up to 12 single-ended in and up to 2 single-ended out |
DIX9211 | No | Yes | No | Up to 3 in and up to 3 out | Up to 12 single-ended in and up to 2 single-ended out |
PIN | TYPE(1) | DESCRIPTION | |
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NAME | NO. | ||
AESOUT | 34 | O | DIT buffered AES3-encoded data |
AGND | 10 | GND | DIR comparator and PLL power-supply ground |
BCKA | 37 | I/O | Audio serial port A bit clock |
BCKB | 48 | I/O | Audio serial port B bit clock |
BGND | 44 | GND | Substrate ground, connect to AGND (pin 10) |
BLS | 35 | I/O | DIT block start clock |
CCLK/SCL | 20 | I | Serial data clock for SPI mode or I2C mode |
CDIN/A1 | 21 | I | SPI port serial data input or programmable slave address for I2C mode |
CDOUT/SDA | 22 | I/O | SPI port serial data output (tri-state output) or serial data I/O for I2C mode |
CPM | 18 | I | Control port mode, 0 = SPI mode, 1 = I2C mode |
CS/A0 | 19 | I | Chip select (active low) for SPI mode or programmable slave address for I2C mode |
DGND1 | 16 | GND | Digital core ground |
DGND2 | 30 | GND | DIR line receiver bias and DIT line driver digital ground |
DGND3 | 43 | GND | Logic I/O ground |
GPO1 | 26 | O | General-purpose output 1 |
GPO2 | 27 | O | General-purpose output 2 |
GPO3 | 28 | O | General-purpose output 3 |
GPO4 | 29 | O | General-purpose output 4 |
INT | 23 | O | Interrupt flag (open-drain, active low) |
LOCK | 11 | O | DIR PLL lock flag (active low) |
LRCKA | 38 | I/O | Audio serial Port A left/right clock |
LRCKB | 47 | I/O | Audio serial Port B left/right clock |
MCLK | 25 | I | Master clock |
NC | 14, 15, 41 | — | No internal signal connection, internally bonded to ESD pad |
RST | 24 | I | Reset (active low) |
RX1+ | 1 | I | Line receiver 1, noninverting input |
RX1– | 2 | I | Line receiver 1, inverting input |
RX2+ | 3 | I | Line receiver 2, noninverting input |
RX2– | 4 | I | Line receiver 2, inverting input |
RX3+ | 5 | I | Line receiver 3, noninverting input |
RX3– | 6 | I | Line receiver 3, inverting input |
RX4+ | 7 | I | Line receiver 4, noninverting input |
RX4– | 8 | I | Line receiver 4, inverting input |
RXCKI | 13 | I | DIR reference clock |
RXCKO | 12 | O | DIR recovered master clock (tri-state output) |
SDINA | 39 | I | Audio serial Port A data input |
SDINB | 46 | I | Audio serial Port B data input |
SDOUTA | 40 | O | Audio serial Port A data output |
SDOUTB | 45 | O | Audio serial Port B data output |
SYNC | 36 | O | DIT internal sync clock |
TX+ | 32 | O | DIT line driver noninverting output |
TX– | 31 | O | DIT line driver inverting output |
VCC | 9 | PWR | DIR comparator and PLL power supply, 3.3-V nominal |
VDD18 | 17 | PWR | Digital core supply, 1.8-V nominal |
VDD33 | 33 | PWR | DIR line receiver bias and DIT line driver supply, 3.3-V nominal |
VIO | 42 | PWR | Logic I/O supply, 1.65 V to 3.6 V |