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  • DIX4192 統合デジタル・オーディオ・インターフェイス・レシーバおよびトランスミッタ

    • JAJSD57F February   2006  – September 2016 DIX4192

      PRODUCTION DATA.  

  • CONTENTS
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  • DIX4192 統合デジタル・オーディオ・インターフェイス・レシーバおよびトランスミッタ
  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要（続き）
  6. 6 Device Comparison Table
  7. 7 Pin Configuration and Functions
  8. 8 Specifications
    1. 8.1 Absolute Maximum Ratings
    2. 8.2 ESD Ratings
    3. 8.3 Recommended Operating Conditions
    4. 8.4 Thermal Information
    5. 8.5 Electrical Characteristics
    6. 8.6 Timing Requirements
    7. 8.7 Typical Characteristics
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1 RESET Operation
      2. 9.3.2 Master and Reference Clocks
      3. 9.3.3 Audio Serial Port Operation
      4. 9.3.4 Overview of the AES3 Digital Audio Interface Protocol
      5. 9.3.5 Digital Interface Transmitter (DIT) Operation
      6. 9.3.6 Digital Interface Receiver (DIR) Operation
      7. 9.3.7 General-Purpose Digital Outputs
      8. 9.3.8 Interrupt Output
    4. 9.4 Device Functional Modes
      1. 9.4.1 Host Interface Operation: Serial Peripheral Interface (SPI) Mode
      2. 9.4.2 Host Interface Operation: PHILIPS I2C Mode
    5. 9.5 Register Maps
      1. 9.5.1 Register and Data Buffer Organization
      2. 9.5.2 Control Registers
        1. 9.5.2.1 Registers 1F through 28: Q-Channel Sub-Code Data Registers
        2. 9.5.2.2 Registers 29 through 2C: IEC61937 PC/PD Burst Preamble
      3. 9.5.3 Channel Status and User Data Buffer Maps
  10. 10Application and Implementation
    1. 10.1 Application Information
      1. 10.1.1 Digital Audio Transformer Vendors
      2. 10.1.2 Receiver Input Interfacing
      3. 10.1.3 Transmitter Output Interfacing
    2. 10.2 Typical Application
      1. 10.2.1 Design Requirements
      2. 10.2.2 Detailed Design Procedure
        1. 10.2.2.1 Differential Line Inputs and Output
        2. 10.2.2.2 Serial Ports
      3. 10.2.3 Application Curves
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
    2. 12.2 Layout Example
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイス・サポート
      1. 13.1.1 デベロッパー・ネットワークの製品に関する免責事項
      2. 13.1.2 開発サポート
    2. 13.2 ドキュメントのサポート
      1. 13.2.1 関連資料
    3. 13.3 ドキュメントの更新通知を受け取る方法
    4. 13.4 コミュニティ・リソース
    5. 13.5 商標
    6. 13.6 静電気放電に関する注意事項
    7. 13.7 Glossary
  14. 14メカニカル、パッケージ、および注文情報
  15. 重要なお知らせ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • PFB|48
    • MTQF019B
サーマルパッド・メカニカル・データ
発注情報
  • jajsd57f_oa
  • jajsd57f_pm
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DATA SHEET

DIX4192 統合デジタル・オーディオ・インターフェイス・レシーバおよびトランスミッタ

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

1 特長

  • デジタル・オーディオ・インターフェイス・トランスミッタ(DIT)
    • 216kHzまでのサンプリング・レートをサポート
    • 差動ライン・ドライバとCMOSバッファ付き出力
  • デジタル・オーディオ・インターフェイス・レシーバ(DIR)
    • PLLのロック範囲に、20kHz～216kHzのサンプリング・レートを包含
    • 4つの差動入力ライン・レシーバと入力マルチプレクサ
    • バイパス・マルチプレクサによりライン・レシーバの出力をライン・ドライバおよびバッファ出力へルーティング
    • PCM以外のオーディオ・ストリームの自動検出(DTS CD/LDおよびIEC 61937フォーマット)
    • オーディオCD Q-チャネル・サブコード・デコードおよびデータ・バッファ
    • 低ジッタの回復クロック出力
  • ユーザー選択可能なシリアル・ホスト・インターフェイス: SPI™またはI2C
    • オンチップ・レジスタおよびデータ・バッファへアクセス可能
    • フラグおよびエラー条件用のステータス・レジスタおよび割り込み生成
    • チャネル・ステータスとユーザー・データの両方に使用できるブロック・サイズのデータ・バッファ
  • 2つのオーディオ・シリアル・ポート(ポートAおよびB)
    • 同期シリアル・インターフェイスから外部の信号プロセッサ、データ・コンバータ、ロジックへ
    • スレーブまたはマスタ・モード動作で、最大216kHzのサンプリング・レート
    • 左揃え、右揃え、およびPhilips I2S™ データ・フォーマットをサポート
    • 最大24ビット長のオーディオ・データ・ワードを
      サポート
  • 4つの汎用デジタル出力
    • 制御レジスタによりマルチファンクションのプログラムが可能
  • 拡張されたパワーダウンのサポート
    • 使用していない機能ブロックを個別にディセーブル可能
  • 1.8Vコア、3.3V I/O電源で動作
  • 小型のTQFP-48パッケージ、SRC4382およびSRC4392と互換

2 アプリケーション

  • デジタル・オーディオ・レコーダおよびミキシング・デスク
  • コンピュータ用のデジタル・オーディオ・インターフェイス
  • デジタル・オーディオ・ルータおよび分配システム
  • 放送スタジオ用機器
  • DVDおよびCDレコーダー
  • サラウンド・サウンド・デコーダおよびA/Vレシーバ
  • 車載用オーディオ・システム

3 概要

DIX4192デバイスは、高度に統合されたCMOSデバイスで、プロフェッショナルおよび放送用のデジタル・オーディオ・システム向けに設計されています。DIX4192は、デジタル・オーディオ・インターフェイス・レシーバ(DIR)およびトランスミッタ(DIT)、2つのオーディオ・シリアル・ポート、および機能ブロックのデータとクロックを相互接続する柔軟な分配ロジックを組み合わせています。

DIRおよびDITは、AES3、S/PDIF、IEC 60958、EIAJ CP-1201のインターフェイス規格と互換です。オーディオ・シリアル・ポートとDITは、最大216kHzのサンプリング・レートで動作可能です。DIRのロック範囲には、20kHz～216kHzのサンプリング・レートが含まれます。

製品情報(1)

型番 パッケージ 本体サイズ(typ)
DIX4192 TQFP (48) 7.00mm×7.00mm
  1. 利用可能なすべてのパッケージについては、このデータシートの末尾にあるパッケージ・オプションについての付録を参照してください。

DIX4192の代表的なアプリケーション

DIX4192 dix4192-typical-application.gif

4 改訂履歴

Changes from E Revision (April 2016) to F Revision

  • Changed fMCLK max value From: 2.27 To: 27.7 Go

Changes from D Revision (January 2016) to E Revision

  • Changed "IIH High-level input current" MAX value From: 10 µA To: 25 µA in the Electrical Characteristics tableGo
  • Changed Byte 2 in Figure 22a) Current Address Read, .. Go

Changes from C Revision (June 2006) to D Revision

  • 「ESD定格」表、「機能説明」セクション、「デバイスの機能モード」セクション、「アプリケーションと実装」セクション、「電源に関する推奨事項」セクション、「レイアウト」セクション、「デバイスおよびドキュメントのサポート」セクション、「メカニカル、パッケージ、および注文情報」セクションを追加Go

5 概要（続き）

DIX4192デバイスは、オンチップの制御レジスタとデータ・バッファを使用するように構成されており、4線式のシリアル・ペリフェラル・インターフェイス(SPI)ポート、または2線式のI2Cバス・インターフェイスからアクセス可能です。ステータス・レジスタにより各種のフラグおよびエラー・ビットにアクセスでき、これらは各種の機能ブロックから抽出されます。オープン・ドレイン割り込み出力ピンが搭載されており、制御レジスタ設定により、柔軟な割り込み報告およびマスクのオプションを使用可能です。マスタ・リセット入力ピンが搭載されており、ホスト・プロセッサまたはスーパーバイザ機能により初期化が可能です。

DIX4192デバイスには、1.8Vのコア・ロジック電源に加えて、DIR、DIT、およびライン・ドライバとレシーバ機能の一部を駆動するため3.3Vの電源が必要です。独立したロジックI/O電源により、1.65V～3.6Vの動作がサポートされ、デジタル信号プロセッサやプログラム可能ロジック・デバイスで一般に見られる低電圧ロジック・インターフェイスと互換性があります。

DIX4192デバイスは、鉛フリーのTQFP-48パッケージで供給されます。

6 Device Comparison Table

PART NUMBER 1.8-V I/O MULTI-CH PCM ADC PCM PORTS S/PDIF PORTS
DIX4192 Yes No No 2 4 differential line in and 1 differential line out
PCM9211 No Yes Yes Up to 3 in and up to 3 out Up to 12 single-ended in and up to 2 single-ended out
DIX9211 No Yes No Up to 3 in and up to 3 out Up to 12 single-ended in and up to 2 single-ended out

7 Pin Configuration and Functions

PFB Package
48-Pin TQFP
Top View

Pin Functions

PIN TYPE(1) DESCRIPTION
NAME NO.
AESOUT 34 O DIT buffered AES3-encoded data
AGND 10 GND DIR comparator and PLL power-supply ground
BCKA 37 I/O Audio serial port A bit clock
BCKB 48 I/O Audio serial port B bit clock
BGND 44 GND Substrate ground, connect to AGND (pin 10)
BLS 35 I/O DIT block start clock
CCLK/SCL 20 I Serial data clock for SPI mode or I2C mode
CDIN/A1 21 I SPI port serial data input or programmable slave address for I2C mode
CDOUT/SDA 22 I/O SPI port serial data output (tri-state output) or serial data I/O for I2C mode
CPM 18 I Control port mode, 0 = SPI mode, 1 = I2C mode
CS/A0 19 I Chip select (active low) for SPI mode or programmable slave address for I2C mode
DGND1 16 GND Digital core ground
DGND2 30 GND DIR line receiver bias and DIT line driver digital ground
DGND3 43 GND Logic I/O ground
GPO1 26 O General-purpose output 1
GPO2 27 O General-purpose output 2
GPO3 28 O General-purpose output 3
GPO4 29 O General-purpose output 4
INT 23 O Interrupt flag (open-drain, active low)
LOCK 11 O DIR PLL lock flag (active low)
LRCKA 38 I/O Audio serial Port A left/right clock
LRCKB 47 I/O Audio serial Port B left/right clock
MCLK 25 I Master clock
NC 14, 15, 41 — No internal signal connection, internally bonded to ESD pad
RST 24 I Reset (active low)
RX1+ 1 I Line receiver 1, noninverting input
RX1– 2 I Line receiver 1, inverting input
RX2+ 3 I Line receiver 2, noninverting input
RX2– 4 I Line receiver 2, inverting input
RX3+ 5 I Line receiver 3, noninverting input
RX3– 6 I Line receiver 3, inverting input
RX4+ 7 I Line receiver 4, noninverting input
RX4– 8 I Line receiver 4, inverting input
RXCKI 13 I DIR reference clock
RXCKO 12 O DIR recovered master clock (tri-state output)
SDINA 39 I Audio serial Port A data input
SDINB 46 I Audio serial Port B data input
SDOUTA 40 O Audio serial Port A data output
SDOUTB 45 O Audio serial Port B data output
SYNC 36 O DIT internal sync clock
TX+ 32 O DIT line driver noninverting output
TX– 31 O DIT line driver inverting output
VCC 9 PWR DIR comparator and PLL power supply, 3.3-V nominal
VDD18 17 PWR Digital core supply, 1.8-V nominal
VDD33 33 PWR DIR line receiver bias and DIT line driver supply, 3.3-V nominal
VIO 42 PWR Logic I/O supply, 1.65 V to 3.6 V
(1) I = Input, O = Output, PWR = Power, GND = Ground

 
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