JAJA725B march   2023  – june 2023 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3106 , MSPM0G3107 , MSPM0G3505 , MSPM0G3506 , MSPM0G3507

 

  1.   1
  2.   概要
  3.   商標
  4. 1 MSPM0G ハードウェア設計チェック・リスト
  5. 2 MSPM0G デバイスの電源
    1. 2.1 デジタル電源
    2. 2.2 アナログ電源
    3. 2.3 電源および電圧リファレンスを内蔵
    4. 2.4 電源に推奨されるデカップリング回路
  6. 3 リセットおよび電源スーパーバイザ
    1. 3.1 デジタル電源
    2. 3.2 電源スーパーバイザ
  7. 4 クロック・システム
    1. 4.1 内部発振器
    2. 4.2 外部発振器
    3. 4.3 外部クロック出力 (CLK_OUT)
    4. 4.4 周波数クロック・カウンタ (FCC)
  8. 5 デバッガ
    1. 5.1 デバッグ・ポートのピンとピン配置
    2. 5.2 標準 JTAG コネクタを使用したデバッグ・ポート接続
  9. 6 主要なアナログペリフェラル
    1. 6.1 ADC 設計の検討事項
    2. 6.2 OPA 設計の検討事項
    3. 6.3 DAC 設計の検討事項
    4. 6.4 COMP 設計の検討事項
    5. 6.5 GPAMP 設計の検討事項
  10. 7 主要なデジタル・ペリフェラル
    1. 7.1 タイマ・リソースと設計の検討事項
    2. 7.2 UART と LIN のリソースと設計の検討事項
    3. 7.3 MCAN 設計の検討事項
    4. 7.4 I2C と SPI 設計の検討事項
  11. 8 GPIO
    1. 8.1 GPIO 出力のスイッチング速度と負荷容量
    2. 8.2 GPIO 電流シンクおよびソース
    3. 8.3 高速 GPIO (HSIO)
    4. 8.4 高駆動 GPIO (HDIO)
    5. 8.5 オープン・ドレイン GPIO により、レベル・シフタなしで 5V 通信を実現
    6. 8.6 レベル・シフタなしで 1.8V デバイスと通信する
    7. 8.7 未使用ピンの接続
  12. 9 レイアウト・ガイド
    1. 9.1 電源レイアウト
    2. 9.2 グランド・レイアウトに関する検討事項
    3. 9.3 トレース、ビア、その他の PCB コンポーネント
    4. 9.4 基板層の選択方法と推奨されるスタックアップ
  13. 10ブートローダー
    1. 10.1 ブートローダの紹介
    2. 10.2 ブートローダー・ハードウェア設計の検討事項
      1. 10.2.1 物理的通信インターフェイス
      2. 10.2.2 ハードウェア起動
  14. 11関連資料
  15. 12改訂履歴

1 MSPM0G ハードウェア設計チェック・リスト

表 1-1 に、MSPM0G ハードウェア設計プロセス中にチェックする必要がある主な内容を示します。詳細については、以下のセクションを参照してください。

表 1-1 MSPM0G ハードウェア設計チェック・リスト
ピン 概要 要件
VDD 正の電源ピン VDD と VSS の間に 10μF と 100nF のコンデンサを配置し、これらの部品を VDD ピンと VSS ピンの近くに配置します。
VSS 負の電源ピン
VCORE コア電圧 (標準値：1.35V) 470nF のコンデンサを VSS に接続します。電圧を供給したり、VCORE ピンに外部負荷を加えたりしないでください。
NRST リセットピン 10nF のプルダウン・コンデンサを使用して、47kΩ の外付けプルアップ抵抗を接続します。
ROSC 外部リファレンス抵抗ピン
  • 外部の 100kΩ / ±0.1%、25ppm 抵抗を VSS に接続すると、必要に応じて高 SYSOSC 精度を実現できます。
  • アプリケーションをオープンのままにしても、SYSOSC の高精度要件はありません。
VREF+ 電圧リファレンス電源 - 外部リファレンス入力
  • VREF+ と VREF- を使用して ADC などのアナログ・ペリフェラル用の外部電圧リファレンスを取り込む場合、デカップリング・コンデンサを VREF+ から VREF- / GND に、外部リファレンス・ソースに基づく容量で配置する必要があります。
  • アプリケーションが外部電圧リファレンスを必要としない場合は、オープンのままにしても問題ありません。
VREF- 電圧リファレンス・グランド電源 - 外部リファレンス入力
SWCLK デバッグ・プローブからのシリアル・ワイヤ・クロック VSS への内部プルダウン、外部部品は不要。
SWDIO 双方向 (共有) シリアル・ワイヤ・データ VDD への内部プルアップ、外部部品は不要。
PA0、PA1 オープン・ドレイン I/O 出力 HIGH にはプルアップ抵抗が必要です
PA18 デフォルトの BSL 起動ピン リセット後に BSL モードに移行しないようにプルダウンを維持します。(BSL 起動ピンは再マッピング可能です。)
PAx (PA0、PA1 を除く) 汎用 I/O 対応するピン機能を GPIO (PINCMx.PF = 0x1) に設定し、未使用のピンを内部プルアップまたはプルダウン抵抗で LOW または入力に出力するように構成します。
注: 汎用 I/O と共有されている機能を持つ未使用ピンについては、「PAx」未使用ピンの接続ガイドラインに従ってください。

テキサス・インスツルメンツは、10μF と 0.1nF の低 ESR セラミック・デカップリング・コンデンサを組み合わせて VDD および VSS ピンに接続することを推奨します。より値の大きいコンデンサを使用することもできますが、電源レールの立ち上がり時間に影響を及ぼす可能性があります。デカップリング・コンデンサは、デカップリングするピンのできるだけ近くに配置する必要があります (数 mm 以内)。

NRST リセット・ピンは、外部の 47kΩ プルアップ抵抗を 10nF のプルダウン・コンデンサに接続するために必要です。

SYSOSC 周波数補正ループ (FCL) 回路は、ROSC ピンと VSS の間に実装される外付けの 100kΩ 抵抗を利用して、SYSOSC に高精度の基準電流を供給することで SYSOSC 周波数を安定させます。SYSOSC FCL がイネーブルでない場合、この抵抗は不要です。

外部水晶振動子をサポートするデバイスでは、外部水晶振動子を使用するときに、水晶発振器ピン用の外部バイパス・コンデンサが必要です。

VCORE ピンには 0.47μF のタンク・コンデンサが必要であり、デバイスのグランドとの距離を最小限に抑えてデバイスの近くに配置する必要があります。

5V 許容のオープン・ドレイン (ODIO) の場合、高出力にプルアップ抵抗が必要です。この抵抗は、ODIO を使用する場合、I2C および UART 機能に必要です。

GUID-20211118-SS0I-GV3N-3FKW-FTQJHQ5V6VQK-low.svg図 1-1 MSPM0G の代表的なアプリケーション回路図