JAJA725B march   2023  – june 2023 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3106 , MSPM0G3107 , MSPM0G3505 , MSPM0G3506 , MSPM0G3507

 

  1.   1
  2.   概要
  3.   商標
  4. 1 MSPM0G ハードウェア設計チェック・リスト
  5. 2 MSPM0G デバイスの電源
    1. 2.1 デジタル電源
    2. 2.2 アナログ電源
    3. 2.3 電源および電圧リファレンスを内蔵
    4. 2.4 電源に推奨されるデカップリング回路
  6. 3 リセットおよび電源スーパーバイザ
    1. 3.1 デジタル電源
    2. 3.2 電源スーパーバイザ
  7. 4 クロック・システム
    1. 4.1 内部発振器
    2. 4.2 外部発振器
    3. 4.3 外部クロック出力 (CLK_OUT)
    4. 4.4 周波数クロック・カウンタ (FCC)
  8. 5 デバッガ
    1. 5.1 デバッグ・ポートのピンとピン配置
    2. 5.2 標準 JTAG コネクタを使用したデバッグ・ポート接続
  9. 6 主要なアナログペリフェラル
    1. 6.1 ADC 設計の検討事項
    2. 6.2 OPA 設計の検討事項
    3. 6.3 DAC 設計の検討事項
    4. 6.4 COMP 設計の検討事項
    5. 6.5 GPAMP 設計の検討事項
  10. 7 主要なデジタル・ペリフェラル
    1. 7.1 タイマ・リソースと設計の検討事項
    2. 7.2 UART と LIN のリソースと設計の検討事項
    3. 7.3 MCAN 設計の検討事項
    4. 7.4 I2C と SPI 設計の検討事項
  11. 8 GPIO
    1. 8.1 GPIO 出力のスイッチング速度と負荷容量
    2. 8.2 GPIO 電流シンクおよびソース
    3. 8.3 高速 GPIO (HSIO)
    4. 8.4 高駆動 GPIO (HDIO)
    5. 8.5 オープン・ドレイン GPIO により、レベル・シフタなしで 5V 通信を実現
    6. 8.6 レベル・シフタなしで 1.8V デバイスと通信する
    7. 8.7 未使用ピンの接続
  12. 9 レイアウト・ガイド
    1. 9.1 電源レイアウト
    2. 9.2 グランド・レイアウトに関する検討事項
    3. 9.3 トレース、ビア、その他の PCB コンポーネント
    4. 9.4 基板層の選択方法と推奨されるスタックアップ
  13. 10ブートローダー
    1. 10.1 ブートローダの紹介
    2. 10.2 ブートローダー・ハードウェア設計の検討事項
      1. 10.2.1 物理的通信インターフェイス
      2. 10.2.2 ハードウェア起動
  14. 11関連資料
  15. 12改訂履歴

6.1 ADC 設計の検討事項

MSPM0G デバイスには、12 ビット、最大 4Msps の A / D コンバータ (ADC) が搭載されています。この ADC は、12、10、8 ビットの高速な A / D 変換をサポートしています。この ADC は、12 ビットの SAR コア、サンプル / 変換モード制御、最大 12 個の独立した変換 / 制御バッファを実装しています。

GUID-CB290710-A016-4181-BE1F-2A6CD7A790A0-low.png図 6-1 ADC 入力ネットワーク

希望の変換速度を達成し、高い精度を維持するには、ハードウェア設計で適切なサンプリング時間を確保する必要があります。サンプリング (サンプル・アンド・ホールド) 時間は、デジタル変換前に信号をサンプリングする時間を決定します。サンプル時間中は、内部スイッチにより入力コンデンサを充電できます。コンデンサを完全に充電するために必要な時間は、ADC 入力ピンに接続されている外部アナログ・フロント・エンド (AFE) に依存します。図 6-1に MSPM0G MCU の代表的な ADC モデルを示します。Rin と CS/H の値は、デバイス固有のデータシートから取得できます。AFE 駆動能力を理解し、信号のサンプリングに必要な最小サンプリング時間を計算することが重要です。RPar と Rin の抵抗は tsample に影響を及ぼします。式 1は、n ビット変換の最小サンプル時間 tsample の安全な値を計算するために使用できます。

式 1. tsample ≥ (Rpar + Rin) x ln(2n+2) x (CS/H + C1 + CPar)

連続高速 (4Msps) ADC の性能を評価するために、テキサス・インスツルメンツは、十分な信号ソース駆動能力を確保するために外部バッファを追加することをお勧めします。設計リファレンスとして、推奨される外部 OPA を含む LP-MSPM0G3507 ハードウェア設計を参照してください。