JAJA750A november   2021  – december 2022 TMS320F2800132 , TMS320F2800133 , TMS320F2800135 , TMS320F2800137 , TMS320F2800152-Q1 , TMS320F2800153-Q1 , TMS320F2800154-Q1 , TMS320F2800155 , TMS320F2800155-Q1 , TMS320F2800156-Q1 , TMS320F2800157 , TMS320F2800157-Q1 , TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

 

  1.   1
  2.   F2800x デバイスのハードウェア設計ガイド
  3.   商標
  4. 1はじめに
  5. 2代表的な F2800x システム・ブロック図
  6. 3回路図設計
    1. 3.1 パッケージとデバイスの選択
      1. 3.1.1 F2800x デバイス
        1. 3.1.1.1 TMS320F28004x
        2. 3.1.1.2 TMS320F28002x
        3. 3.1.1.3 TMS320F28003x
        4. 3.1.1.4 TMS320F280013x
      2. 3.1.2 移行ガイド
      3. 3.1.3 PinMux ツール
      4. 3.1.4 構成可能なロジック・ブロック
    2. 3.2 デジタル IO
      1. 3.2.1 汎用入出力
      2. 3.2.2 内蔵ペリフェラルとクロスバー
      3. 3.2.3 制御ペリフェラル
      4. 3.2.4 通信ペリフェラル
      5. 3.2.5 ブート・ピンとブート・ペリフェラル
    3. 3.3 アナログ IO
      1. 3.3.1 アナログ・ペリフェラル
      2. 3.3.2 アナログ・ピンの選択
      3. 3.3.3 内部および外部アナログ基準電圧
      4. 3.3.4 ADC 入力
      5. 3.3.5 駆動オプション
      6. 3.3.6 ローパス / アンチエイリアシング・フィルタ
    4. 3.4 電源
      1. 3.4.1 電源要件
      2. 3.4.2 電源シーケンス
      3. 3.4.3 VDD 電圧レギュレータ
        1. 3.4.3.1 内部レギュレータと外部レギュレータ
        2. 3.4.3.2 内部 LDO と内部 DC/DC レギュレータ
      4. 3.4.4 消費電力
      5. 3.4.5 電源サイズの計算
    5. 3.5 XRSn とシステム・リセット
    6. 3.6 クロック供給
      1. 3.6.1 内部発振器と外部発振器
    7. 3.7 デバッグとエミュレーション
      1. 3.7.1 JTAG/cJTAG
      2. 3.7.2 デバッグ・プローブ
    8. 3.8 未使用のピン
  7. 4PCB レイアウト設計
    1. 4.1 レイアウト設計の概要
      1. 4.1.1 推奨されるレイアウト・プラクティス
      2. 4.1.2 基板寸法
      3. 4.1.3 層のスタックアップ
    2. 4.2 推奨されるボード・レイアウト
    3. 4.3 部品の配置
      1. 4.3.1 パワー・エレクトロニクスに関する考慮事項
    4. 4.4 グランド・プレーン
    5. 4.5 アナログとデジタルの分離
    6. 4.6 トレースとビアを使用した信号配線
    7. 4.7 熱に関する注意事項
  8. 5EOS、EMI/EMC、ESD に関する考慮事項
    1. 5.1 電気的オーバーストレス
    2. 5.2 電磁干渉と電磁両立性
    3. 5.3 静電気放電
  9. 6重要項目の最終的なチェックリスト
  10. 7関連資料
  11. 8改訂履歴

3.5 XRSn とシステム・リセット

各 F2800x デバイスには、デバイス・リセット (XRSn) ピンが含まれており、このピンを Low に駆動するとデバイスがリセットされます。このピンは、パワーオン・リセット (POR)、ブラウンアウト・リセット (BOR)、またはウォッチドッグ・リセット時にも Low に駆動されます。内部 POR 回路は XRSn を駆動し、デバイスの電源投入時にすべての I/O をハイ・インピーダンス状態に維持します。VDDIO が POR スレッショルドを下回ると、デバイスの制御が BOR に移行します。VDDIO が BOR スレッショルドを超えてデバイスの動作範囲内に戻るまで、BOR はデバイスをリセット状態に保持します。デバイスの動作範囲内に戻ると、デバイスはリセット状態ではなくなり、機能するようになります。BOR 回路は、VDDIO を監視し、電源レールが動作範囲内にあることを確認します。デバイス動作中の任意の時点で、VDDIO 電圧が BOR スレッショルドを下回ると、XRSn が Low になり、電圧が動作範囲に戻るまでデバイスはリセット状態に保持されます。ウォッチドッグ・リセット時には、512 発振器クロック (OSCCLK) サイクルのウォッチドッグ・リセット期間中、XRSn ピンは Low に駆動されます。

図 3-11 に、デバイスのブート・スレッショルドを示します。

GUID-20211101-SS0I-NS3S-R41H-C0RD6ZMRDHSB-low.svg図 3-11 デバイスのブート・リセット・スレッショルド

これらの内部リセット回路以外に、XRSn ピンを駆動してデバイス・リセットをアサートする外部回路を実装することもできます。この外部回路には、オープン・ドレイン・デバイスを使用する必要があることに注意してください。これらの外部回路の例として、外部ウォッチドッグ、パワー・マネージメント IC、電圧スーパーバイザ (ASIL アプリケーションで使用) があります。

GUID-20210413-CA0I-GV9F-1X9V-WCVCMP42VZ2D-low.gif図 3-12 外部リセット回路

XRSn 回路図を設計する場合、XRSn ピンと VDDIO の間に抵抗値の小さいプルアップ抵抗が必要です。この抵抗値は、2.2kΩ～10kΩ にする必要があります。さらに、ノイズ・フィルタリングを改善するため、XRSn と VSS の間に小さなコンデンサを使用することを推奨します。このコンデンサは 100nF 以下である必要があります。コンデンサが大きいと、ウォッチドッグ・リセットで XRSn ピンを正しく駆動できなくなります。このピンは重要なので、ESD 保護ダイオードを追加することもできます。

注: 発振器のスタートアップや他の遅延の影響を受けないようにするため、リセット・パルス幅を 1.5ms より長くする必要があります。