JAJA750A november   2021  – december 2022 TMS320F2800132 , TMS320F2800133 , TMS320F2800135 , TMS320F2800137 , TMS320F2800152-Q1 , TMS320F2800153-Q1 , TMS320F2800154-Q1 , TMS320F2800155 , TMS320F2800155-Q1 , TMS320F2800156-Q1 , TMS320F2800157 , TMS320F2800157-Q1 , TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

 

  1.   1
  2.   F2800x デバイスのハードウェア設計ガイド
  3.   商標
  4. 1はじめに
  5. 2代表的な F2800x システム・ブロック図
  6. 3回路図設計
    1. 3.1 パッケージとデバイスの選択
      1. 3.1.1 F2800x デバイス
        1. 3.1.1.1 TMS320F28004x
        2. 3.1.1.2 TMS320F28002x
        3. 3.1.1.3 TMS320F28003x
        4. 3.1.1.4 TMS320F280013x
      2. 3.1.2 移行ガイド
      3. 3.1.3 PinMux ツール
      4. 3.1.4 構成可能なロジック・ブロック
    2. 3.2 デジタル IO
      1. 3.2.1 汎用入出力
      2. 3.2.2 内蔵ペリフェラルとクロスバー
      3. 3.2.3 制御ペリフェラル
      4. 3.2.4 通信ペリフェラル
      5. 3.2.5 ブート・ピンとブート・ペリフェラル
    3. 3.3 アナログ IO
      1. 3.3.1 アナログ・ペリフェラル
      2. 3.3.2 アナログ・ピンの選択
      3. 3.3.3 内部および外部アナログ基準電圧
      4. 3.3.4 ADC 入力
      5. 3.3.5 駆動オプション
      6. 3.3.6 ローパス / アンチエイリアシング・フィルタ
    4. 3.4 電源
      1. 3.4.1 電源要件
      2. 3.4.2 電源シーケンス
      3. 3.4.3 VDD 電圧レギュレータ
        1. 3.4.3.1 内部レギュレータと外部レギュレータ
        2. 3.4.3.2 内部 LDO と内部 DC/DC レギュレータ
      4. 3.4.4 消費電力
      5. 3.4.5 電源サイズの計算
    5. 3.5 XRSn とシステム・リセット
    6. 3.6 クロック供給
      1. 3.6.1 内部発振器と外部発振器
    7. 3.7 デバッグとエミュレーション
      1. 3.7.1 JTAG/cJTAG
      2. 3.7.2 デバッグ・プローブ
    8. 3.8 未使用のピン
  7. 4PCB レイアウト設計
    1. 4.1 レイアウト設計の概要
      1. 4.1.1 推奨されるレイアウト・プラクティス
      2. 4.1.2 基板寸法
      3. 4.1.3 層のスタックアップ
    2. 4.2 推奨されるボード・レイアウト
    3. 4.3 部品の配置
      1. 4.3.1 パワー・エレクトロニクスに関する考慮事項
    4. 4.4 グランド・プレーン
    5. 4.5 アナログとデジタルの分離
    6. 4.6 トレースとビアを使用した信号配線
    7. 4.7 熱に関する注意事項
  8. 5EOS、EMI/EMC、ESD に関する考慮事項
    1. 5.1 電気的オーバーストレス
    2. 5.2 電磁干渉と電磁両立性
    3. 5.3 静電気放電
  9. 6重要項目の最終的なチェックリスト
  10. 7関連資料
  11. 8改訂履歴

4.4 グランド・プレーン

PCB 上の銅プレーンは優れた高周波コンデンサであり、推奨されるコンデンサとともに、高周波バイパスに使用できます。固体プレーンのもう 1 つの利点は、良好なヒートシンクとして機能し、過剰な熱レベルを下げることができることです。

基板の層が大きい場合は、PCB 上にグランドを配置することをお勧めします。グランド・プレーンは、基板上のグランド信号を配線しやすくするだけでなく、グランド・ノイズの低減にも役立ちます。基板上の各信号にはリターン電流 (GND 経由) があり、これにより、リターン・パスが最小インピーダンスのパスを通過するようになります。異なる層に複数のグランド・プレーンを持つ基板の場合、ビア・スティッチングを使用してこれらのグランド・プレーンを接続すると、インピーダンスをさらに低減できます。リターン・パスの詳細については、『高速レイアウト・ガイドライン』の「リターン電流およびループ領域」セクションを参照してください。

GUID-20211101-SS0I-QV99-SXGZ-RK1WBKLFHC58-low.png図 4-7 LaunchPad のグランド・プレーン

効果的なグランド・プレーンのために重要となるのは、プレーンがそのまま維持され、基板の層全体にわたって良好な接続があるようにすることです。ビアやトレースなどのオンボード接続により、グランド層が切断され、効果が低減されることがあります。ビアは基板の複数の層を貫通する穴を作成し、トレースはグランド・プレーンの複数の部分の間の接続を遮断する可能性があります。下の左の図では、PGND ビアはグランド・プレーンに 1 つの接続のみを持ち、周囲のグランド・ポア接続は非常に幅が狭くなっています。また、図 4-8 では、ポアの左上が幅の狭い銅を介してポアの左下に接続されています。これらの図はどちらも、望ましくないグランド・プレーンの例を示しています。ビアとトレースを再配置して、幅の狭いグランド・プレーン接続がなく、グランド・ポアが切断されないていないことを確認すると有益です。

GUID-20211101-SS0I-FGML-FK8B-5D4CZK0KMZW3-low.svg図 4-8 グランド・プレーン切断の例

グランド・プレーンを層に適用する場合は、プレーン全体で良好な接続が得られることを確認します。プレーンが不足している領域や接続の幅が狭い領域を再設計し、グランド・プレーン領域を最大化する必要があります。通常これは、ビアの数を減らし、トレースのグループを近づけて配線することで達成できます。場合によっては、PinMux での選択と回路図を変更して、配線を改善すると役立つことがあります。これらの利点がレイアウトの配線プロセスを開始するまで明らかにならない場合もありますが、PinMux を最適化すると、トレース長が短くなり、ビアの使用量が削減されるため、グランド・プレーンが向上する可能性があります。