JAJS301E March   2007  – July 2022 TPS5450

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成と機能
    1.     ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  発振周波数
      2. 7.3.2  基準電圧
      3. 7.3.3  イネーブル (ENA) と内部スロースタート時間
      4. 7.3.4  低電圧誤動作防止 (UVLO)
      5. 7.3.5  ブースト･キャパシタ (BOOT)
      6. 7.3.6  出力フィードバック (VSENSE) と内部補償
      7. 7.3.7  電圧フィード･フォワード
      8. 7.3.8  パルス幅変調 (PWM) 制御
      9. 7.3.9  過電流保護
      10. 7.3.10 過電圧保護
      11. 7.3.11 サーマル・シャットダウン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 最小入力電圧付近での動作
      2. 7.4.2 EN 制御による動作
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 スイッチング周波数
        2. 8.2.2.2 出力電圧の設定ポイント
        3. 8.2.2.3 入力キャパシタ
        4. 8.2.2.4 出力フィルタ部品
        5. 8.2.2.5 インダクタの選択
        6. 8.2.2.6 キャパシタの選択
        7.       43
        8. 8.2.2.7 ブート･キャパシタ
        9. 8.2.2.8 キャッチ・ダイオード
        10. 8.2.2.9 詳細情報
          1. 8.2.2.9.1 出力電圧の制限
          2. 8.2.2.9.2 内部補償回路
      3. 8.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
    3. 10.3 熱に関する計算
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 Third-Party Products Disclaimer
    2. 11.2 商標
    3. 11.3 Electrostatic Discharge Caution
    4. 11.4 Glossary
  12. 12メカニカル、パッケージ、および注文情報
8.2.2.9.1 出力電圧の制限

TPS5450 の内部設計により、任意の与えられた入力電圧に対して、出力電圧の上限と下限が設定されます。出力電圧設定点の上限は、最大デューティ･サイクルの 87% に制限され、以下の式で求められます。

Equation13. GUID-E9C1BEC2-1E66-400E-8D18-98281F2E42A9-low.gif

ここで

  • VINMIN = 最小入力電圧
  • IOMAX = 最大負荷電流
  • VD = キャッチ・ダイオードの順方向電圧
  • RL= 出力インダクタの直列抵抗

この式では、内部のハイサイド FET に対する最大オン抵抗を想定しています。

下限は、最小制御可能オン時間 (最大 200ns) によって制限されます。特定の入力電圧と最小負荷電流に対応する最小出力電圧の概数は、次の式で求めることができます。

Equation14. GUID-5316070E-C690-4293-8333-9660DDC2E3E8-low.gif

ここで

  • VINMAX = 最大入力電圧
  • IOMIN = 最大負荷電流
  • VD = キャッチ・ダイオードの順方向電圧
  • RL= 出力インダクタの直列抵抗

この式では、ハイサイド FET のオン抵抗の公称値を仮定し、動作周波数設定点のワースト･ケースの変動を想定しています。デバイスの動作制限付近で動作する設計の場合、適切な機能を保証するために慎重な確認が必要となります。