JAJSC43 December   2015 TPS92691 , TPS92691-Q1

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成および機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD定格
    3. 6.3 推奨動作条件
    4. 6.4 熱特性について
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  内部レギュレータおよび低電圧誤動作防止（UVLO）
      2. 7.3.2  発振器
      3. 7.3.3  ゲート・ドライバ
      4. 7.3.4  レール・ツー・レール電流センス・アンプ
      5. 7.3.5  トランスコンダクタンス誤差増幅器
      6. 7.3.6  スイッチ電流センスおよび内部スロープ補償
      7. 7.3.7  アナログ調整入力
      8. 7.3.8  PWM入力および直列調光FETゲート・ドライバ出力
      9. 7.3.9  ソフト・スタート
      10. 7.3.10 電流モニタ出力
      11. 7.3.11 過電圧保護
      12. 7.3.12 過熱保護
    4. 7.4 デバイスの機能モード
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1  デューティ・サイクルに関する考慮事項
      2. 8.1.2  インダクタの選択
      3. 8.1.3  出力コンデンサの選択
      4. 8.1.4  入力コンデンサの選択
      5. 8.1.5  メインのパワーMOSFETの選択
      6. 8.1.6  整流ダイオードの選択
      7. 8.1.7  LED電流のプログラミング
      8. 8.1.8  スイッチ電流センス抵抗およびスロープ補償
      9. 8.1.9  帰還補償
      10. 8.1.10 ソフト・スタート
      11. 8.1.11 過電圧保護
      12. 8.1.12 PWM調光に関する考慮事項
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 代表的な昇圧LEDドライバ
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1  デューティ・サイクルの計算
          2. 8.2.1.2.2  スイッチング周波数の設定
          3. 8.2.1.2.3  インダクタの選択
          4. 8.2.1.2.4  出力コンデンサの選択
          5. 8.2.1.2.5  入力コンデンサの選択
          6. 8.2.1.2.6  メインNチャネルMOSFETの選択
          7. 8.2.1.2.7  整流ダイオードの選択
          8. 8.2.1.2.8  LED電流のプログラミング
          9. 8.2.1.2.9  スイッチ電流制限およびスロープ補償の設定
          10. 8.2.1.2.10 補償パラメータの導出
          11. 8.2.1.2.11 スタートアップ時間の設定
          12. 8.2.1.2.12 過電圧保護スレッショルドの設定
          13. 8.2.1.2.13 PWM調光に関する考慮事項
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 代表的な昇降圧LEDドライバ
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
          1. 8.2.2.2.1  デューティ・サイクルの計算
          2. 8.2.2.2.2  スイッチング周波数の設定
          3. 8.2.2.2.3  インダクタの選択
          4. 8.2.2.2.4  出力コンデンサの選択
          5. 8.2.2.2.5  入力コンデンサの選択
          6. 8.2.2.2.6  メインNチャネルMOSFETの選択
          7. 8.2.2.2.7  整流ダイオードの選択
          8. 8.2.2.2.8  スイッチ電流制限およびスロープ補償の設定
          9. 8.2.2.2.9  LED電流のプログラミング
          10. 8.2.2.2.10 補償パラメータの導出
          11. 8.2.2.2.11 スタートアップ時間の設定
          12. 8.2.2.2.12 過電圧保護スレッショルドの設定
          13. 8.2.2.2.13 PWM調光に関する考慮事項
        3. 8.2.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 関連リンク
    2. 11.2 コミュニティ・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  12. 12メカニカル、パッケージ、および注文情報

6 仕様

6.1 絶対最大定格

動作温度範囲内（特に記述のない限り）(1)(2)
MIN MAX UNIT
Input voltage VIN, CSP, CSN –0.3 65 V
IADJ, IS, PWM, RT/SYNC –0.3 8.8 V
OVP, SS –0.3 5.5 V
CSP to CSN(3), PGND –0.3 0.3 V
Output voltage(4) VCC, GATE, DDRV –0.3 8.8 V
COMP –0.3 5.0 V
Source current IMON — 100 µA
GATE, DDRV (Pulsed <20 ns) — 500 mA
Sink current GATE, DDRV (Pulsed <20 ns) — 500 mA
Operating junction temperature, TJ –40 140 °C
Storage temperature, Tstg 150 °C
(1) 絶対最大定格を上回るストレスが加わった場合、デバイスに永続的な損傷が発生する可能性があります。これはストレスの定格のみについて示してあり、このデータシートの「推奨動作条件」に示された値を越える状態での本製品の機能動作は含まれていません。絶対最大定格の状態に長時間置くと、本製品の信頼性に影響を与えることがあります。
(2) 特に指定のない限り、すべての電圧値はAGNDを基準にしています。
(3) 連続持続電圧
(4) すべての出力ピンに対して外部電圧の印加の仕様は規定されていません。

6.2 ESD定格

VALUE UNIT
TPS92691-Q1 IN PWP (HTSSOP) PACKAGE
V(ESD) Electrostatic discharge Human-body model (HBM), per AEC Q100-002, all pins(1) ±2000 V
Charged-device model (CDM), per AEC Q100-011 All pins except 1, 8, 9, and 16 ±500
Pins 1, 8, 9, and 16 ±750
TPS92691 IN PWP (HTSSOP) PACKAGE
V(ESD) Electrostatic discharge Human-body model (HBM), per ANSI/ESDA/JEDEC JS-001, all pins(2) ±2000 V
Charged-device model (CDM), per JEDEC specification JESD22-C101, all pins(3) ±500
(1) AEC Q100-002では、HBMストレス試験をANSI/ESDA/JEDEC JS-001仕様に従って実施することを示しています。
(2) JEDECのドキュメントJEP155に、500V HBMでは標準のESD管理プロセスで安全な製造が可能であると規定されています。
(3) JEDECのドキュメントJEP157に、250V CDMでは標準のESD管理プロセスで安全な製造が可能であると規定されています。

6.3 推奨動作条件

動作温度範囲内（特に記述のない限り）
MIN NOM MAX UNIT
VIN Supply input voltage 6.5 14 65 V
VIN, crank Supply input, battery crank voltage 4.5 V
VCSP, VCSN Current sense common mode 0 60 V
ƒSW Switching frequency 80 700 kHz
ƒSYNC SYNC frequency 0.8 × ƒsw 1.2 × ƒSW kHz
VIADJ Current reference voltage 0.14 VIADJ(CLAMP) V
TA Operating ambient temperature –40 125 °C

6.4 熱特性について

THERMAL METRIC(1) TPS92691/-Q1 UNIT
PWP (HTSSOP)
16 PINS
RθJA Junction-to-ambient thermal resistance 40.8 °C/W
RθJC(top) Junction-to-case (top) thermal resistance 26.1 °C/W
RθJB Junction-to-board thermal resistance 22.2 °C/W
ψJT Junction-to-top characterization parameter 0.8 °C/W
ψJB Junction-to-board characterization parameter 22.0 °C/W
RθJC(bot) Junction-to-case (bottom) thermal resistance 2.3 °C/W
(1) 従来および新しい熱測定値の詳細については、半導体およびICパッケージの熱測定値のアプリケーション・レポートSPRA953を参照してください。

6.5 電気的特性

TJ = –40°C～140°C、VIN = 14V、VIADJ = 2.2V、CVCC = 1µF、CCOMP = 2.2nF、RCS = 100mΩ、RT = 20kΩ、VPWM = 5V、GATEおよびDDRVは無負荷（特に記述のない限り）(1)
PARAMETER TEST CONDITIONS MIN TYP MAX UNIT
INPUT VOLTAGE (VIN)
VDO LDO dropout voltage ICC = 20 mA, VIN = 5 V 300 mV
BIAS SUPPLY (VCC)
VCC(REG) Regulation voltage No load 7.0 7.5 8.0 V
VCC(UVLO) Supply undervoltage protection VCC rising threshold, VIN = 8 V 4.1 4.35 V
VCC falling threshold, VIN = 8 V 3.75 4.0 V
Hysteresis 100 mV
ICC(LIMIT) Supply current limit VCC = 0V 26 38 46 mA
ICC(STBY) Supply stand-by current VPWM = 0 V 1.8 2.1 mA
ICC(SW) Supply switching current VCC = 7.5 V, CGATE = 1 nF 5.1 6.6 mA
OSCILLATOR (RT/SYNC)
ƒSW Switching frequency RT = 40 kΩ 165 200 230 kHz
RT = 20 kΩ 327 390 448 kHz
VRT RT output voltage 1 V
VSYNC SYNC rising threshold VRT/SYNC rising 2.7 3.1 V
SYNC falling threshold VRT/SYNC falling 1.8 2 V
tSYNC(MIN) Minimum SYNC clock pulse width 100 ns
GATE DRIVER (GATE)
RGH Gate driver high side resistance IGATE = –10 mA 5.4 11.2 Ω
RGL Gate driver low side resistance IGATE = 10 mA 4.3 10.5 Ω
CURRENT SENSE (IS)
VIS(LIMIT) Current limit threshold 497 525 550 mV
tIS(BLANK) Leading edge blanking time 103 150 188 ns
tIS(FAULT) Current limit fault time 35 µs
tILMT(DLY) IS to GATE propagation delay VIS pulsed from 0 to 1 V 100 ns
PWM COMPARATOR AND SLOPE COMPENSATION
DMAX Maximum duty cycle 90.4% 93% 94.7%
VLV IS to COMP level shift voltage No slope compensation added 1.17 1.5 1.8 V
VSL Slope compensation D = DMAX (with max slope compensation) 200 mV
ILV IS level shift bias current No slope compensation added 25 µA
ILV + ISL IS level shift source current D = DMAX (with max slope compensation) 115 µA
CURRENT SENSE AMPLIFIER (CSP, CSN)
VCS(offset) Cumulative offset voltage at VCSP = 60 V and V(CSP-CSN) = 150 mV, referred to current sense input –40°C ≤ TJ ≤ 140°C –5.2 5.9 mV
25°C ≤ TJ ≤ 140°C –4.4 4.6 mV
Cumulative offset voltage at VCSP = 60 V and V(CSP-CSN) = 10 mV, referred to current sense input –40°C ≤ TJ ≤ 140°C –3.5 5.0 mV
25°C ≤ TJ ≤ 140°C -2.8 4.0 mV
Cumulative offset voltage at VCSN = 0 V and V(CSP-CSN) = 150 mV, referred to current sense input –40°C ≤ TJ ≤ 140°C –5.9 6.7 mV
25°C ≤ TJ ≤ 140°C -4.7 5.0 mV
Cumulative offset voltage at VCSN = 0 V and V(CSP-CSN) = 10 mV, referred to current sense input –40°C ≤ TJ ≤ 140°C –2.3 3.2 mV
25°C ≤ TJ ≤ 140°C –1.7 2.6 mV
CS(BW) Current sense unity gain bandwidth 500 kHz
ICS(BIAS) CSP, CSN bias current VCSP, CSN = 60 V 4 µA
CURRENT MONITOR (IMON)
VIMON(CLP) IMON output voltage clamp 3.2 3.7 4.2 V
VIMON(OS) IMON buffer offset voltage –11.4 –1.6 7.3 mV
ANALOG ADJUST (IADJ)
VIADJ(CLP) IADJ internal clamp voltage IIADJ = 1 µA 2.27 2.42 2.55 V
IIADJ(BIAS) IADJ input bias current VIADJ < 2.2 V 90 nA
RIADJ(LMT) IADJ current limiting series resistor VIADJ > 2.6 V 12 kΩ
ERROR AMPLIFIER (COMP)
gM Transconductance 121 µA/V
ICOMP(SRC) COMP current source capacity VIADJ = 1.4 V, V(CSP-CSN) = 0 V 130 µA
ICOMP(SINK) COMP current sink capacity VIADJ = 0 V, V(CSP-CSN) = 0.1 V 130 µA
EA(BW) Error amplifier bandwidth –3 dB 5 MHz
VCOMP(RST) COMP pin reset voltage 100 mV
RCOMP(DCH) COMP discharge FET resistance 246 Ω
SOFT-START (SS)
ISS Soft-start source current 7 10 12.8 µA
VSS(RST) Soft-start pin reset voltage 25 mV
RSS(DCH) SS discharge FET resistance 260 Ω
OVERVOLTAGE PROTECTION (OVP)
VOVP(THR) OVP detection threshold 1.18 1.24 1.31 V
IOVP(HYS) OVP hysteresis current 12 20 27.5 µA
PWM INPUT (PWM)
VPWM(HIGH) Schmitt trigger logic level (high threshold) 2.5 2.7 V
VPWM(LOW) Schmitt trigger logic level (low threshold) 2.0 2.3 V
RPWM(PD) PWM pulldown resistance 1 MΩ
tDLY(RISE) PWM to DDRV rising delay 54 ns
tDLY(FALL) PWM to DDRV falling delay 72 ns
PWM GATE DRIVE OUTPUT (DDRV)
RDH DDRV high-side resistance 6.1 12.8 Ω
RDL DDRV low-side resistance 5.2 11.4 Ω
THERMAL SHUTDOWN
Thermal shutdown temperature 175 °C
Thermal shutdown hysteresis 25 °C
(1) 特に指定のない限り、すべての電圧値はAGNDを基準にしています。

6.6 代表的特性

TA = 25°C、VIN = 14V、VIADJ = 2.2V、CVCC = 1µF、CCOMP = 2.2nF、RCS = 100mΩ、RT = 20kΩ、VPWM = 5V、GATEおよびDDRVは無負荷（特に記述のない限り）
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Figure 1. VCCレギュレーション電圧 対 温度
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Figure 3. VCCドロップアウト電圧 対 温度
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Figure 5. VCC電流制限 対 温度
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Figure 7. スイッチング周波数 対 温度
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Figure 9. IS電流制限スレッショルド 対 温度
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VIADJ = 2.1 V
Figure 11. V(CSP-CSN)スレッショルド 対 VCSP
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Figure 13. CSP/CSN入力バイアス電流 対 温度
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Figure 15. V(CSP-CSN)スレッショルド 対 VIADJ
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Figure 17. OVP検出スレッショルド 対 温度
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Figure 2. スタンバイ電流 対 温度
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Figure 4. UVLOスレッショルド 対 温度
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Figure 6. RT 対 スイッチング周波数
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Figure 8. 最大デューティ・サイクル 対 温度
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Figure 10. リーディングエッジ・ブランキング期間 対 温度
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VIADJ = 2.1 V
Figure 12. 電流センス・アンプ・オフセット 対 温度
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Figure 14. VIMON 対 V(CSP-CSN)
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Figure 16. VIADJ電圧クランプ 対 温度
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Figure 18. OVPヒステリシス電流 対 温度