JAJSE04G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 ピン多重化
      1. 6.4.1 GPIO 多重化ピン
      2. 6.4.2 ADCピンのデジタル入力 (AIO)
      3. 6.4.3 GPIO 入力クロスバー
      4. 6.4.4 GPIO 出力クロスバーおよび ePWM クロスバー
    5. 6.5 内部プルアップおよびプルダウン付きのピン
    6. 6.6 未使用ピンの接続
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 システム消費電流 (内部 VREG)
      3. 7.5.3 システム消費電流 (DCDC)
      4. 7.5.4 動作モード・テストの説明
      5. 7.5.5 消費電流のグラフ
      6. 7.5.6 消費電流の低減
        1. 7.5.6.1 各ペリフェラルをディセーブルした場合の標準 IDD 電流低減 (100MHz SYSCLK 時)
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PZ パッケージ
      2. 7.7.2 PM パッケージ
      3. 7.7.3 RSH パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  システム
      1. 7.9.1 パワー・マネージメント・モジュール (PMM)
        1. 7.9.1.1 概要
        2. 7.9.1.2 概要
          1. 7.9.1.2.1 電源レール監視
            1. 7.9.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 7.9.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 7.9.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 7.9.1.2.2 外部監視回路の使用
          3. 7.9.1.2.3 遅延ブロック
          4. 7.9.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V スイッチング・レギュレータ (DC-DC)
            1. 7.9.1.2.6.1 PCBレイアウトとコンポーネントのガイドライン
        3. 7.9.1.3 外付け部品
          1. 7.9.1.3.1 デカップリング・コンデンサ
            1. 7.9.1.3.1.1 VDDIO デカップリング
            2. 7.9.1.3.1.2 VDD デカップリング
        4. 7.9.1.4 電源シーケンス
          1. 7.9.1.4.1 電源ピンの一括接続
          2. 7.9.1.4.2 信号ピンの電源シーケンス
          3. 7.9.1.4.3 電源ピンの電源シーケンス
            1. 7.9.1.4.3.1 外部 VREG/VDD モード・シーケンス
            2. 7.9.1.4.3.2 内部 VREG/VDD モード・シーケンス
            3. 7.9.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 7.9.1.4.3.4 電源スルーレート
        5. 7.9.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.9.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.9.1.5.2 パワー・マネージメント・モジュールの特性
          3.        電源電圧
      2. 7.9.2 リセット・タイミング
        1. 7.9.2.1 リセット・ソース
        2. 7.9.2.2 リセットの電気的データおよびタイミング
          1. 7.9.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.9.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.9.2.2.3 リセットのタイミング図
      3. 7.9.3 クロック仕様
        1. 7.9.3.1 クロック・ソース
        2. 7.9.3.2 クロック周波数、要件、および特性
          1. 7.9.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.9.3.2.1.1 入力クロック周波数
            2. 7.9.3.2.1.2 水晶発振器の特性
            3. 7.9.3.2.1.3 X1 のタイミング要件
            4. 7.9.3.2.1.4 PLL ロック時間
          2. 7.9.3.2.2 内部クロック周波数
            1. 7.9.3.2.2.1 内部クロック周波数
          3. 7.9.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.9.3.2.3.1 XCLKOUT のスイッチング特性
        3. 7.9.3.3 入力クロックおよび PLL
        4. 7.9.3.4 水晶 (XTAL) 発振回路
          1. 7.9.3.4.1 概要
          2. 7.9.3.4.2 概要
            1. 7.9.3.4.2.1 電気発振回路
              1. 7.9.3.4.2.1.1 動作モード
                1. 7.9.3.4.2.1.1.1 水晶動作モード
                2. 7.9.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.9.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.9.3.4.2.2 水晶振動子
            3. 7.9.3.4.2.3 GPIO 動作モード
          3. 7.9.3.4.3 機能動作
            1. 7.9.3.4.3.1 ESR – 等価直列抵抗
            2. 7.9.3.4.3.2 Rneg – 負性抵抗
            3. 7.9.3.4.3.3 起動時間
            4. 7.9.3.4.3.4 DL – 励振レベル
          4. 7.9.3.4.4 水晶振動子の選択方法
          5. 7.9.3.4.5 テスト
          6. 7.9.3.4.6 一般的な問題とデバッグのヒント
          7. 7.9.3.4.7 水晶発振回路の仕様
            1. 7.9.3.4.7.1 水晶発振器のパラメータ
            2. 7.9.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.9.3.4.7.3 水晶発振器の電気的特性
        5. 7.9.3.5 内部発振器
          1. 7.9.3.5.1 INTOSC の特性
      4. 7.9.4 フラッシュ・パラメータ
      5. 7.9.5 エミュレーション / JTAG
        1. 7.9.5.1 JTAG の電気的データおよびタイミング
          1. 7.9.5.1.1 JTAG のタイミング要件
          2. 7.9.5.1.2 JTAG のスイッチング特性
          3. 7.9.5.1.3 JTAG のタイミング条件
        2. 7.9.5.2 cJTAG の電気的データおよびタイミング
          1. 7.9.5.2.1 cJTAG のタイミング要件
          2. 7.9.5.2.2 cJTAG のスイッチング特性
          3. 7.9.5.2.3 cJTAG のタイミング図
      6. 7.9.6 GPIO の電気的データおよびタイミング
        1. 7.9.6.1 GPIO - 出力タイミング
          1. 7.9.6.1.1 汎用出力のスイッチング特性
        2. 7.9.6.2 GPIO - 入力タイミング
          1. 7.9.6.2.1 汎用入力のタイミング要件
        3. 7.9.6.3 入力信号のサンプリング・ウィンドウ幅
      7. 7.9.7 割り込み
        1. 7.9.7.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.9.7.1.1 外部割り込みのタイミング要件
          2. 7.9.7.1.2 外部割り込みのスイッチング特性
          3. 7.9.7.1.3 割り込みのタイミング図
      8. 7.9.8 低消費電力モード
        1. 7.9.8.1 クロック・ゲーティング低消費電力モード
        2. 7.9.8.2 低消費電力モードのウェークアップ・タイミング
          1. 7.9.8.2.1 アイドル・モードのタイミング要件
          2. 7.9.8.2.2 IDLE モードのスイッチング特性
          3. 7.9.8.2.3 アイドル・モードのタイミング図
          4. 7.9.8.2.4 ホールト・モードのタイミング要件
          5. 7.9.8.2.5 ホールト・モードのスイッチング特性
          6. 7.9.8.2.6 ホールト・モードのタイミング図
    10. 7.10 アナログ・ペリフェラル
      1. 7.10.1 A/D コンバータ (ADC)
        1. 7.10.1.1 結果レジスタのマッピング
        2. 7.10.1.2 ADC の構成可能性
          1. 7.10.1.2.1 信号モード
        3. 7.10.1.3 ADC の電気的データおよびタイミング
          1. 7.10.1.3.1 ADC の動作条件
          2. 7.10.1.3.2 ADC の特性
          3. 7.10.1.3.3 ADC 入力モデル
          4. 7.10.1.3.4 ADC のタイミング図
      2. 7.10.2 プログラマブル・ゲイン・アンプ (PGA)
        1. 7.10.2.1 PGA の電気的データおよびタイミング
          1. 7.10.2.1.1 PGA の動作条件
          2. 7.10.2.1.2 PGAの特性
          3. 7.10.2.1.3 PGA の代表的特性グラフ
      3. 7.10.3 温度センサ
        1. 7.10.3.1 温度センサの電気的データおよびタイミング
          1. 7.10.3.1.1 温度センサの特性
      4. 7.10.4 バッファ付き D/A コンバータ (DAC)
        1. 7.10.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.10.4.1.1 バッファ付き DAC の動作条件
          2. 7.10.4.1.2 バッファ付き DAC の電気的特性
          3. 7.10.4.1.3 バッファ付き DAC の説明グラフ
          4. 7.10.4.1.4 バッファ付きDACの代表的特性グラフ
      5. 7.10.5 コンパレータ・サブシステム (CMPSS)
        1. 7.10.5.1 CMPSS の電気的データおよびタイミング
          1. 7.10.5.1.1 コンパレータの電気的特性
          2. 7.10.5.1.2 CMPSS DAC の静的電気特性
          3. 7.10.5.1.3 CMPSS の説明用グラフ
    11. 7.11 制御ペリフェラル
      1. 7.11.1 拡張キャプチャ (eCAP)
        1. 7.11.1.1 eCAP の電気的データおよびタイミング
          1. 7.11.1.1.1 eCAP のタイミング要件
          2. 7.11.1.1.2 eCAP のスイッチング特性
      2. 7.11.2 高分解能キャプチャ・サブモジュール (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP の電気的データおよびタイミング
          1. 7.11.2.1.1 HRCAP のスイッチング特性
      3. 7.11.3 拡張パルス幅変調器 (ePWM)
        1. 7.11.3.1 制御ペリフェラルの同期
        2. 7.11.3.2 ePWM の電気的データおよびタイミング
          1. 7.11.3.2.1 ePWM のタイミング要件
          2. 7.11.3.2.2 ePWM のスイッチング特性
          3. 7.11.3.2.3 トリップ・ゾーン入力のタイミング
            1. 7.11.3.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.11.3.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.11.3.3.1 外部 ADC 変換開始のスイッチング特性
      4. 7.11.4 高分解能パルス幅変調器 (HRPWM)
        1. 7.11.4.1 HRPWM の電気的データおよびタイミング
          1. 7.11.4.1.1 高分解能 PWM の特性
      5. 7.11.5 拡張直交エンコーダ・パルス (eQEP)
        1. 7.11.5.1 eQEP の電気的データおよびタイミング
          1. 7.11.5.1.1 eQEP のタイミング要件
          2. 7.11.5.1.2 eQEP のスイッチング特性
      6. 7.11.6 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.11.6.1 SDFM の電気的データおよびタイミング
          1. 7.11.6.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.11.6.1.2 SDFM のタイミング図
        2. 7.11.6.2 SDFM の電気的データおよびタイミング (同期 GPIO)
          1. 7.11.6.2.1 同期 GPIO (SYNC) オプション使用時の SDFM のタイミング要件
    12. 7.12 通信ペリフェラル
      1. 7.12.1 CAN (Controller Area Network)
      2. 7.12.2 I2C (Inter-Integrated Circuit)
        1. 7.12.2.1 I2C の電気的データおよびタイミング
          1. 7.12.2.1.1 I2C のタイミング要件
          2. 7.12.2.1.2 I2C のスイッチング特性
          3. 7.12.2.1.3 I2C のタイミング図
      3. 7.12.3 PMBus (Power-Management Bus) インターフェイス
        1. 7.12.3.1 PMBus の電気的データおよびタイミング
          1. 7.12.3.1.1 PMBus の電気的特性
          2. 7.12.3.1.2 PMBus ファースト・モードのスイッチング特性
          3. 7.12.3.1.3 PMBus 標準モードのスイッチング特性
      4. 7.12.4 シリアル通信インターフェイス (SCI)
      5. 7.12.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.12.5.1 SPI の電気的データおよびタイミング
          1. 7.12.5.1.1 非高速マスタ・モードのタイミング
            1. 7.12.5.1.1.1 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.1.3 SPI マスタ・モードのタイミング要件
          2. 7.12.5.1.2 非高速スレーブ・モードのタイミング
            1. 7.12.5.1.2.1 SPI スレーブ・モードのスイッチング特性
            2. 7.12.5.1.2.2 SPI スレーブ・モードのタイミング要件
          3. 7.12.5.1.3 高速マスタ・モードのタイミング
            1. 7.12.5.1.3.1 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.3.2 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.3.3 SPI 高速マスタ・モードのタイミング要件
          4. 7.12.5.1.4 高速スレーブ・モードのタイミング
            1. 7.12.5.1.4.1 SPI 高速スレーブ・モードのスイッチング特性
            2. 7.12.5.1.4.2 SPI 高速スレーブ・モードのタイミング要件
      6. 7.12.6 LIN (Local Interconnect Network)
      7. 7.12.7 高速シリアル・インターフェイス (FSI)
        1. 7.12.7.1 FSI トランスミッタ
          1. 7.12.7.1.1 FSITX の電気的データおよびタイミング
            1. 7.12.7.1.1.1 FSITX のスイッチング特性
        2. 7.12.7.2 FSI レシーバ
          1. 7.12.7.2.1 FSIRX の電気的データおよびタイミング
            1. 7.12.7.2.1.1 FSIRX のスイッチング特性
            2. 7.12.7.2.1.2 FSIRX のタイミング要件
        3. 7.12.7.3 FSI SPI 互換モード
          1. 7.12.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.12.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
  8. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 制御補償器アクセラレータ (CLA) ROM メモリ・マップ
      3. 8.3.3 フラッシュ・メモリ・マップ
      4. 8.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 8.3.5 メモリ・タイプ
        1. 8.3.5.1 専用RAM (Mx RAM)
        2. 8.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.5.4 CLA メッセージ RAM (CLA MSGRAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  C28x プロセッサ
      1. 8.6.1 組み込みリアルタイム解析および診断 (ERAD)
      2. 8.6.2 浮動小数点演算ユニット (FPU)
      3. 8.6.3 三角関数演算ユニット (TMU)
      4. 8.6.4 ビタビ、複素演算、CRC ユニット (VCU-I)
    7. 8.7  制御補償器アクセラレータ (CLA)
    8. 8.8  ダイレクト・メモリ・アクセス (DMA)
    9. 8.9  ブート ROM およびペリフェラル・ブート
      1. 8.9.1 代替ブート・モード選択ピンの構成
      2. 8.9.2 代替ブート・モード・オプションの構成
      3. 8.9.3 GPIO の割り当て
    10. 8.10 デュアル・コード・セキュリティ・モジュール
    11. 8.11 ウォッチドッグ
    12. 8.12 構成可能ロジック・ブロック (CLB)
    13. 8.13 機能安全
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 デバイスの主な特長
    2. 9.2 アプリケーション情報
      1. 9.2.1 代表的なアプリケーション
        1. 9.2.1.1 サーバー・テレコム電源ユニット (PSU)
          1. 9.2.1.1.1 システム・ブロック図
          2. 9.2.1.1.2 サーバーおよびテレコム PSU (電源) のリソース
        2. 9.2.1.2 単相オンライン UPS
          1. 9.2.1.2.1 システム・ブロック図
          2. 9.2.1.2.2 単相オンライン UPS のリソース
        3. 9.2.1.3 ソーラー・マイクロ・インバータ
          1. 9.2.1.3.1 システム・ブロック図
          2. 9.2.1.3.2 ソーラー・マイクロ・インバータのリソース
        4. 9.2.1.4 EV 充電ステーション向けパワー・モジュール
          1. 9.2.1.4.1 システム・ブロック図
          2. 9.2.1.4.2 EV 充電ステーション向けパワー・モジュール資料
        5. 9.2.1.5 サーボ・ドライブ制御モジュール
          1. 9.2.1.5.1 システム・ブロック図
          2. 9.2.1.5.2 サーボ・ドライブ制御モジュールのリソース
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスおよび開発ツールの命名規則
    2. 10.2 マーキング
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  11. 11メカニカル、パッケージ、および注文に関する情報
    1. 11.1 パッケージ情報

6.3.1 アナログ信号

表 6-2 アナログ信号
信号名説明ピンの種類GPIO100 PZ64 PMQ64 PM56 RSH
A0ADC-A 入力 0I23151513
A1ADC-A 入力 1I22141412
A2ADC-A 入力 2I9998
A3ADC-A 入力 3I10
A4ADC-A 入力 4I36232321
A5ADC-A 入力 5I35
A6ADC-A 入力 6I666
A8ADC-A 入力 8I37
A9ADC-A 入力 9I38
A10ADC-A 入力 10I40252523
AIO224ADC ピンのデジタル入力-224I9998
AIO225ADC ピンのデジタル入力-225I36232321
AIO226ADC ピンのデジタル入力-226I7776
AIO227ADC ピンのデジタル入力-227I39242422
AIO228ADC ピンのデジタル入力-228I666
AIO229ADC ピンのデジタル入力-229I37
AIO230ADC ピンのデジタル入力-230I40252523
AIO231ADC ピンのデジタル入力-231I23151513
AIO232ADC ピンのデジタル入力-232I22141412
AIO233ADC ピンのデジタル入力-233I10
AIO234ADC ピンのデジタル入力-234I35
AIO236ADC ピンのデジタル入力-236I38
AIO237ADC ピンのデジタル入力-237I19121210
AIO238ADC ピンのデジタル入力-238I29181816
AIO239ADC ピンのデジタル入力-239I171111
AIO240ADC ピンのデジタル入力-240I28
AIO241ADC ピンのデジタル入力-241I41
AIO242ADC ピンのデジタル入力-242I8887
AIO244ADC ピンのデジタル入力-244I21131311
AIO245ADC ピンのデジタル入力-245I31191917
AIO246ADC ピンのデジタル入力-246I44
B0ADC-B 入力 0I41
B1ADC-B 入力 1I40252523
B2ADC-B 入力 2I7776
B3ADC-B 入力 3I8887
B4ADC-B 入力 4I39242422
B6ADC-B 入力 6I9998
B8ADC-B 入力 8I36232321
B15ADC-B 入力 15I23151513
C0ADC-C 入力 0I19121210
C1ADC-C 入力 1I29181816
C2ADC-C 入力 2I21131311
C3ADC-C 入力 3I31191917
C4ADC-C 入力 4I171111
C5ADC-C 入力 5I28
C6ADC-C 入力 6I7776
C8ADC-C 入力 8I39242422
C10ADC-C 入力 10I40252523
C14ADC-C 入力 14I44
C15ADC-C 入力 15I23151513
CMP1_HN0CMPSS-1 ハイ・コンパレータ負入力 0I10
CMP1_HN1CMPSS-1 ハイ・コンパレータ負入力 1I19121210
CMP1_HP0CMPSS-1 ハイ・コンパレータ正入力 0I9998
CMP1_HP1CMPSS-1 ハイ・コンパレータ正入力 1I19121210
CMP1_HP2CMPSS-1 ハイ・コンパレータ正入力 2I18121210
CMP1_HP3CMPSS-1 ハイ・コンパレータ正入力 3I10
CMP1_LN0CMPSS-1 ロー・コンパレータ負入力 0I10
CMP1_LN1CMPSS-1 ロー・コンパレータ負入力 1I19121210
CMP1_LP0CMPSS-1 ロー・コンパレータ正入力 0I9998
CMP1_LP1CMPSS-1 ロー・コンパレータ正入力 1I19121210
CMP1_LP2CMPSS-1 ロー・コンパレータ正入力 2I18121210
CMP1_LP3CMPSS-1 ロー・コンパレータ正入力 3I10
CMP2_HN0CMPSS-2 ハイ・コンパレータ負入力 0I35
CMP2_HN1CMPSS-2 ハイ・コンパレータ負入力 1I29181816
CMP2_HP0CMPSS-2 ハイ・コンパレータ正入力 0I36232321
CMP2_HP1CMPSS-2 ハイ・コンパレータ正入力 1I29181816
CMP2_HP2CMPSS-2 ハイ・コンパレータ正入力 2I30181816
CMP2_HP3CMPSS-2 ハイ・コンパレータ正入力 3I35
CMP2_LN0CMPSS-2 ロー・コンパレータ負入力 0I35
CMP2_LN1CMPSS-2 ロー・コンパレータ負入力 1I29181816
CMP2_LP0CMPSS-2 ロー・コンパレータ正入力 0I36232321
CMP2_LP1CMPSS-2 ロー・コンパレータ正入力 1I29181816
CMP2_LP2CMPSS-2 ロー・コンパレータ正入力 2I30181816
CMP2_LP3CMPSS-2 ロー・コンパレータ正入力 3I35
CMP3_HN0CMPSS-3 ハイ・コンパレータ負入力 0I8887
CMP3_HN1CMPSS-3 ハイ・コンパレータ負入力 1I21131311
CMP3_HP0CMPSS-3 ハイ・コンパレータ正入力 0I7776
CMP3_HP1CMPSS-3 ハイ・コンパレータ正入力 1I21131311
CMP3_HP2CMPSS-3 ハイ・コンパレータ正入力 2I20131311
CMP3_HP3CMPSS-3 ハイ・コンパレータ正入力 3I8887
CMP3_LN0CMPSS-3 ロー・コンパレータ負入力 0I8887
CMP3_LN1CMPSS-3 ロー・コンパレータ負入力 1I21131311
CMP3_LP0CMPSS-3 ロー・コンパレータ正入力 0I7776
CMP3_LP1CMPSS-3 ロー・コンパレータ正入力 1I21131311
CMP3_LP2CMPSS-3 ロー・コンパレータ正入力 2I20131311
CMP3_LP3CMPSS-3 ロー・コンパレータ正入力 3I8887
CMP4_HN1CMPSS-4 ハイ・コンパレータ負入力 1I31191917
CMP4_HP0CMPSS-4 ハイ・コンパレータ正入力 0I39242422
CMP4_HP1CMPSS-4 ハイ・コンパレータ正入力 1I31191917
CMP4_HP2CMPSS-4 ハイ・コンパレータ正入力 2I31191917
CMP4_LN1CMPSS-4 ロー・コンパレータ負入力 1I31191917
CMP4_LP0CMPSS-4 ロー・コンパレータ正入力 0I39242422
CMP4_LP1CMPSS-4 ロー・コンパレータ正入力 1I31191917
CMP4_LP2CMPSS-4 ロー・コンパレータ正入力 2I31191917
CMPA_HN1CMPSS-5 ハイ・コンパレータ負入力 1I171111
CMPE_HP0CMPSS-5 ハイ・コンパレータ正入力 0I666
CMPE_HP1CMPSS-5 ハイ・コンパレータ正入力 1I171111
CMP5/HP2CMPSS-5 ハイ・コンパレータ正入力 2I161111
CMPA_LN1CMPSS-5 ロー・コンパレータ負入力 1I171111
CMPE_LP0CMPSS-5 ロー・コンパレータ正入力 0I666
CMP5/LP1CMPSS-5 ロー・コンパレータ正入力 1I171111
CMP5/LP2CMPSS-5 ロー・コンパレータ正入力 2I161111
CMP6_HN0CMPSS-6 ハイ・コンパレータ負入力 0I38
CMP6_HN1CMPSS-6 ハイ・コンパレータ負入力 1I28
CMP6_HP0CMPSS-6 ハイ・コンパレータ正入力 0I37
CMP6_HP1CMPSS-6 ハイ・コンパレータ正入力 1I28
CMP6_HP2CMPSS-6 ハイ・コンパレータ正入力 2I28
CMP6_HP3CMPSS-6 ハイ・コンパレータ正入力 3I38
CMP6_LN0CMPSS-6 ロー・コンパレータ負入力 0I38
CMP6_LN1CMPSS-6 ロー・コンパレータ負入力 1I28
CMP6_LP0CMPSS-6 ロー・コンパレータ正入力 0I37
CMP6_LP1CMPSS-6 ロー・コンパレータ正入力 1I28
CMP6_LP2CMPSS-6 ロー・コンパレータ正入力 2I28
CMP6_LP3CMPSS-6 ロー・コンパレータ正入力 3I38
CMP7_HN0CMPSS-7 ハイ・コンパレータ負入力 0I41
CMP7_HN1CMPSS-7 ハイ・コンパレータ負入力 1I44
CMP7_HP0CMPSS-7 ハイ・コンパレータ正入力 0I40252523
CMP7_HP1CMPSS-7 ハイ・コンパレータ正入力 1I44
CMP7_HP2CMPSS-7 ハイ・コンパレータ正入力 2I43
CMP7_HP3CMPSS-7 ハイ・コンパレータ正入力 3I41
CMP7_LN0CMPSS-7 ロー・コンパレータ負入力 0I41
CMP7_LN1CMPSS-7 ロー・コンパレータ負入力 1I44
CMP7_LP0CMPSS-7 ロー・コンパレータ正入力 0I40252523
CMP7_LP1CMPSS-7 ロー・コンパレータ正入力 1I44
CMP7_LP2CMPSS-7 ロー・コンパレータ正入力 2I43
CMP7_LP3CMPSS-7 ロー・コンパレータ正入力 3I41
DACA_OUTバッファ付き DAC-A 出力O23151513
DACB_OUTバッファ付き DAC-B 出力O22141412
PGA1_GNDPGA-1 グランドI1410109
PGA1_INPGA-1 入力I18121210
PGA1_OFPGA-1 出力フィルタ (オプション)O9998
PGA2_GNDPGA-2 グランドI32202018
PGA2_INPGA-2 入力I30181816
PGA2_OFPGA-2 出力フィルタ (オプション)O36232321
PGA3_GNDPGA-3 グランドI1510109
PGA3_INPGA-3 入力I20131311
PGA3_OFPGA-3 出力フィルタ (オプション)O7776
PGA4_GNDPGA-4 グランドI32202018
PGA4_INPGA-4 入力I31191917
PGA4_OFPGA-4 出力フィルタ (オプション)O39242422
PGA5_GNDPGA-5 グランドI1310109
PGA5_INPGA-5 入力I161111
PGA5_OFPGA-5 出力フィルタ (オプション)O666
PGA6_GNDPGA-6 グランドI32202018
PGA6_INPGA-6 入力I28
PGA6_OFPGA-6 出力フィルタ (オプション)O37
PGA7_GNDPGA-7 グランドI42
PGA7_INPGA-7 入力I43
PGA7_OFPGA-7 出力フィルタ (オプション)O40252523
VDACオンチップ DAC の外部基準電圧 (オプション)。このピンは、ADC 入力または DAC リファレンスのいずれかに使われますが、VSSA に対して 100pF のコンデンサが付いており、ディセーブルすることはできません。このピンをオンチップ DAC のリファレンス電圧として使用する場合は、このピンに少なくとも 1μF のコンデンサを配置します。I8887
VREFHIAADC-A の高いリファレンス電圧。外部リファレンス・モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス・モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置します。このコンデンサは、VREFHIA ピンと VREFLOA ピンの間で、できるだけデバイスに近い場所に配置する必要があります。このピンは、内部リファレンス・モードまたは外部リファレンス・モードのいずれの場合でも、外部に負荷を接続しないでください。I/O25161614
VREFHIBADC-B の高い基準電圧。外部リファレンス・モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス・モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置します。このコンデンサは、VREFHIB ピンと VREFLOB ピンの間で、できるだけデバイスに近い場所に配置する必要があります。このピンは、内部リファレンス・モードまたは外部リファレンス・モードのいずれの場合でも、外部に負荷を接続しないでください。I/O24161614
VREFHICADC-C の高い基準電圧。外部リファレンス・モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス・モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置します。このコンデンサは、VREFHIC ピンと VREFLOC ピンの間で、できるだけデバイスに近い場所に配置する必要があります。注：このピンは、内部リファレンス・モードまたは外部リファレンス・モードのいずれの場合でも、外部に負荷を接続しないでください。I/O24161614
VREFLOAADC-A の低い基準電圧I27171715
VREFLOBADC-B の低い基準電圧I26171715
VREFLOCADC-C の低い基準電圧I26171715