JAJSEI9B October   2017  – January 2018 UCC28056

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     スタンバイ消費電力
      1.      Device Images
        1.       アプリケーション概略図
  4. 4 改訂履歴
  5. 5 端子構成および機能
    1.     端子機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD定格
    3. 6.3 推奨動作条件
    4. 6.4 熱特性
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 CrM/DCM制御原理
      2. 7.3.2 入力電圧フィードフォワード
        1. 7.3.2.1 ピーク入力電圧検出
      3. 7.3.3 バレー・スイッチングとCrM/DCMヒステリシス
        1. 7.3.3.1 バレー遅延調整
      4. 7.3.4 過渡応答高速化機能を備えたトランスコンダクタンス・アンプ
      5. 7.3.5 異常と保護
        1. 7.3.5.1 電源低電圧誤動作防止
        2. 7.3.5.2 2つの値の過電流保護
          1. 7.3.5.2.1 サイクル単位の電流制限Ocp1
          2. 7.3.5.2.2 Ocp2による重大過電流/CCM保護
        3. 7.3.5.3 出力過電圧保護
          1. 7.3.5.3.1 1次出力過電圧保護(Ovp1)
          2. 7.3.5.3.2 2次過電圧保護(Ovp2)
        4. 7.3.5.4 過熱保護動作
        5. 7.3.5.5 低入力電圧/ブラウンイン
      6. 7.3.6 大電流ドライバ
    4. 7.4 コントローラの機能モード
      1. 7.4.1 バースト・モード動作
      2. 7.4.2 ソフト・スタート
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 WEBENCH®ツールによるカスタム設計
        2. 8.2.2.2 電力段設計
          1. 8.2.2.2.1 ブースト・インダクタ設計
          2. 8.2.2.2.2 ブースト・スイッチの選定
          3. 8.2.2.2.3 ブースト・ダイオードの選定
          4. 8.2.2.2.4 出力コンデンサの選定
        3. 8.2.2.3 ZCD/CS端子
          1. 8.2.2.3.1 ZCD/CS端子波形に生じる電圧スパイク
        4. 8.2.2.4 VOSNS端子
        5. 8.2.2.5 電圧ループ補償
          1. 8.2.2.5.1 プラント・モデル
          2. 8.2.2.5.2 補償設計
      3. 8.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
      1. 10.1.1 VOSNS端子
      2. 10.1.2 ZCD/CS端子
      3. 10.1.3 VCC端子
      4. 10.1.4 GND端子
      5. 10.1.5 DRV端子
      6. 10.1.6 COMP端子
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 WEBENCH®ツールによるカスタム設計
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 コミュニティ・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 Glossary
  12. 12メカニカル、パッケージ、および注文情報

8.2.2.3 ZCD/CS端子

ZCD/CS端子に実装する外付け分圧ネットワークは、減衰ドレイン電圧波形(VDS)と電流検知信号(VCS)の両方をコントローラに伝達します。このような伝達が可能である理由は、電流検知信号はスイッチがオンでVDS信号がゼロに近いときにしか監視を必要としないからです。一方のドレイン電圧波形は、スイッチがオフで電流検知信号がゼロに近いときにしか検知を必要としません。

Equation 51. UCC28056 eq-51.gif

Equation 52 はMOSFETがオンになっているオンタイム期間中の減衰ドレイン電圧を表しています。

Equation 52. UCC28056 eq-52.gif

MOSFETのオン状態抵抗(RDSON)は通常、電流検知抵抗(RCS)と同様の値になります。分圧器(ZZC1、ZZC2)の減衰率は1/401であるため、Equation 52の第2項は無視して構いません。

Equation 53. UCC28056 eq-53.gif

したがって、必要とされる電流検知抵抗値はで出した最大ピーク・インダクタ電流から計算できます。

MOSFETがオフになっている、TON期間以外では、電流検知抵抗を流れる電流がゼロに近くなります。この場合、Equation 51は次のようになります。

Equation 54. UCC28056 eq-54.gif

UCC28056は、ZCD/CS端子の電圧波形に漸増負勾配が検出されるまで、新しいスイッチング・サイクルが開始されないようにします。漸増負勾配は、インダクタ電流がゼロまで降下し、出力ダイオードがすでにオフになっていることを示しています。新しい各スイッチング・サイクルの開始をドレイン波形の最小値(バレー)と同期することで、動作開始時のスイッチング損失をさらに削減できます。

理論上は、単純な分圧抵抗を使用して、ZCD/CS端子に送り込まれるドレイン電圧波形を減衰できます。実際には、PCB配線とZCD/CS端子に関連する寄生容量が減衰した信号をフィルタ処理し、位相シフトをもたらします。結果として生じる歪みと位相シフトは、部品がゼロ・インダクタ電流遷移と同期する機能に悪影響を及ぼします。分圧抵抗の消費電力を抑制する必要があるため、高い抵抗値を採用しなければならず、減衰した信号のフィルタ処理が増大するなど、問題はさらに悪化します。

フィルタ処理とそれに伴う位相シフトを招かずに高抵抗を使用するには、分圧コンデンサを分圧抵抗と並列に接続します。このとき、無効分圧比が分圧抵抗比と等しくなるようにします。

Equation 55. UCC28056 eq-55.gif

よって、

Equation 56. UCC28056 eq-56.gif

ZCD/CS端子に供給される減衰したドレイン電圧信号が駆動する内部電圧閾値はいくつかあります。ブラウンアウト(VZCBoRise)、入力フィードフォワード(VFFxRise、VFFxFall)、2次出力過電圧(VOvp2Th)がこれに該当します。これらの閾値は、いずれも同じ外付け分圧比(KZC)で駆動されます。このすべての閾値に同時に影響を与えるため、指定の減衰比を変更する余地は限られています。

Equation 57. UCC28056 eq-57.gif
Equation 58. UCC28056 eq-58.gif

UCC28056は、ドレイン・ノードのスイッチング・サイクル平均電圧から入力電圧を推測します。各サイクル(TM/CrM/DCM)の終了時にブースト・インダクタ電流がゼロに戻るとすると、ブースト・インダクタの抵抗電圧降下を無視すれば、これは入力整流器から供給される電圧と等しくなるはずです。入力整流ブリッジおよびEMIフィルタ段での電圧降下により、閾値の予測値と測定値の間には誤差が生じます。内蔵ピーク検出器によって、ライン・ハーフサイクルでのピーク入力電圧が特定されます。上記のEquation 58は、このピーク値をRMS量に変換していますが、理想的な正弦波入力電源を想定しています。

Equation 59 で2次出力過電圧コンパレータ(Ovp2)を検知するのに必要な出力電圧を計算します。

Equation 59. UCC28056 eq-59.gif

このパラメータは、ドレイン波形、ブースト・ダイオードでの電圧降下、直列NTC抵抗を通じて監視され、これにより低出力電圧値時にOvp2コンパレータがトリップします。

ドレイン検知分圧抵抗チェーンの消費電力は、バースト・オフ状態で最大値に達します。バースト・オフ状態において、ドレイン電圧はDC電圧＝入力電圧ピークと概算します。この概算では、入力ハーフ期間に比べて時定数CIN×(RZC1＋RZC2)が長いと仮定しています。無負荷条件ではバースト・オフのデューティ・サイクルが高くなるため、Equation 60で表すとおり、ドレイン検知分圧抵抗チェーンの最大消費電力は高入力および無負荷時に発生します。

Equation 60. UCC28056 eq-60.gif

Equation 61でRZC1の最大値を計算し、入力バイアス電流(IZCBias)による1%の誤差を、最低電圧閾値(VZCBoRise)で許容します。

Equation 61. UCC28056 eq-61.gif

分圧チェーンの1次抵抗(RZC1)は、サージ試験においてピーク出力電圧に耐えるものとします。耐久性の高いソリューションの場合、この位置に使用する抵抗の定格電圧は、ブーストMOSFETのアバランシェ定格を上回っている必要があります。この設計では、3つの1206 SMT 3.24MΩ抵抗からなる直列チェーンを使用して、600Vを上回るDC電圧耐性を実現します。

Equation 62. UCC28056 eq-62.gif
Equation 63. UCC28056 eq-63.gif

Equation 60を用いて、ZCD/CS端子分圧抵抗の消費電力を計算します。

Equation 64. UCC28056 eq-64.gif

分圧抵抗回路をPCBに配置すると、1次(RZC1)および2次(RZC2)抵抗の両方に寄生容量が若干発生します。3つの1206 SMT部品で構成し、小型のPCBレイアウトと仮定すると、経験上、抵抗RZC1には約0.1pFの寄生容量(CZC1)が生じるものと思われます。理論上は、この寄生容量を加えてCZC1の全体的な値とし、CZC2の適切な値を追加して、Equation 56で要求される比率を達成できます。実際には、ほとんどの設計者がこの位置に明示的なコンデンサを追加して、オシロスコープ・プローブの接続時に生じるような、レイアウトの小さな変更に対する公差を広げることを選びます。分圧器の時定数は、多くのスイッチング・サイクルに及ぶことがないようにします。この制限により、入力サージやシステムのESD過渡事象がZCD/CS端子のDC値を乱すことはあっても、過剰な数のスイッチング・サイクルにわたって持続することはありません。

公差5%の10pF、1000V、0805 SMTコンデンサ1個を選定します。

Equation 65. UCC28056 eq-65.gif

Equation 66を用いて、2次分圧コンデンサ値を計算します。

Equation 66. UCC28056 eq-66.gif

実際には、最終PCBレイアウトが完成した時点で、2次コンデンサ値を調整して、PCBに生じる寄生容量を明らかにします。ドレインとZCD/CS端子の両方の波形を考慮して、2次容量値(CZC2)が必要な信号振幅比を許容するまで調整します。ZCD/CS端子接続には低容量プローブを使用します。Figure 28、Figure 29、Figure 30に、この転換プロセスで生じる波形のタイプを示します。

UCC28056 reduce Czc2.gif
CH1＝VDS CH2＝VDR
CH3＝VCO CH3＝VZC
Figure 28. 振幅VZC＜(VDS/401)。CZC2容量を減らす
UCC28056 increase Czc2.gif
CH1＝VDS CH2＝VDR
CH3＝VCO CH3＝VZC
Figure 30. 振幅VZC＞(VDS/401)。CZC2容量を増やす
UCC28056 correct Czc2.gif
CH1＝VDS CH2＝VDR
CH3＝VCO CH3＝VZC
Figure 29. 振幅VZC＝(VDS/401)。適正なCZC2容量