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DP83825I 低消費電力 10/100Mbps イーサネット物理層トランシーバ
- 1 特長
- 2 アプリケーション
- 3 概要
- 4 改訂履歴
- 5 概要 (続き)
- 6 Pin Configuration and Functions
- 7 Specifications
-
8 Detailed Description
- 8.1 Overview
- 8.2 Functional Block Diagram
- 8.3
Feature Description
- 8.3.1 Auto-Negotiation (Speed / Duplex Selection)
- 8.3.2 Auto-MDIX Resolution
- 8.3.3 Energy Efficient Ethernet
- 8.3.4 EEE for Legacy MACs Not Supporting 802.3az
- 8.3.5 Wake-on-LAN Packet Detection
- 8.3.6 Low Power Modes
- 8.3.7 IEEE Power Down
- 8.3.8 Deep Power Down
- 8.3.9 RMII Repeater Mode
- 8.3.10 Reduced Media Independent Interface (RMII)
- 8.3.11
Serial Management Interface
- 8.3.11.1 Extended Register Space Access
- 8.3.11.2 Write Address Operation
- 8.3.11.3 Read Address Operation
- 8.3.11.4 Write (No Post Increment) Operation
- 8.3.11.5 Read (No Post Increment) Operation
- 8.3.11.6 Write (Post Increment) Operation
- 8.3.11.7 Read (Post Increment) Operation
- 8.3.11.8 Example Write Operation (No Post Increment)
- 8.3.11.9 Example Read Operation (No Post Increment)
- 8.3.12 100BASE-TX
- 8.3.13 10BASE-Te
- 8.3.14 Loopback Modes
- 8.3.15 BIST Configurations
- 8.3.16 Cable Diagnostics
- 8.3.17 Single Voltage Supply
- 8.4 Device Functional Modes
- 8.5 Programming
- 8.6
Register Maps
- 8.6.1 BMCR_Register Register (Offset = 0x0) [reset = 0x3100]
- 8.6.2 BMSR_Register Register (Offset = 0x1) [reset = 0x7849]
- 8.6.3 PHYIDR1_Register Register (Offset = 0x2) [reset = 0x2000]
- 8.6.4 PHYIDR2_Register Register (Offset = 0x3) [reset = 0xA140]
- 8.6.5 ANAR_Register Register (Offset = 0x4) [reset = 0x1E1]
- 8.6.6 ALNPAR_Register Register (Offset = 0x5) [reset = 0x0]
- 8.6.7 ANER_Register Register (Offset = 0x6) [reset = 0x4]
- 8.6.8 ANNPTR_Register Register (Offset = 0x7) [reset = 0x2001]
- 8.6.9 ANLNPTR_Register Register (Offset = 0x8) [reset = 0x0]
- 8.6.10 CR1_Register Register (Offset = 0x9) [reset = 0x0]
- 8.6.11 CR2_Register Register (Offset = 0xA) [reset = 0x0]
- 8.6.12 CR3_Register Register (Offset = 0xB) [reset = 0x0]
- 8.6.13 Register_12 Register (Offset = 0xC) [reset = 0x0]
- 8.6.14 REGCR_Register Register (Offset = 0xD) [reset = 0x0]
- 8.6.15 ADDAR_Register Register (Offset = 0xE) [reset = 0x0]
- 8.6.16 FLDS_Register Register (Offset = 0xF) [reset = 0x0]
- 8.6.17 PHYSTS_Register Register (Offset = 0x10) [reset = 0x0]
- 8.6.18 PHYSCR_Register Register (Offset = 0x11) [reset = 0x108]
- 8.6.19 MISR1_Register Register (Offset = 0x12) [reset = 0x0]
- 8.6.20 MISR2_Register Register (Offset = 0x13) [reset = 0x0]
- 8.6.21 FCSCR_Register Register (Offset = 0x14) [reset = 0x0]
- 8.6.22 RECR_Register Register (Offset = 0x15) [reset = 0x0]
- 8.6.23 BISCR_Register Register (Offset = 0x16) [reset = 0x100]
- 8.6.24 RCSR_Register Register (Offset = 0x17) [reset = 0x1]
- 8.6.25 LEDCR_Register Register (Offset = 0x18) [reset = 0x400]
- 8.6.26 PHYCR_Register Register (Offset = 0x19) [reset = 0x8000]
- 8.6.27 10BTSCR_Register Register (Offset = 0x1A) [reset = 0x0]
- 8.6.28 BICSR1_Register Register (Offset = 0x1B) [reset = 0x7D]
- 8.6.29 BICSR2_Register Register (Offset = 0x1C) [reset = 0x5EE]
- 8.6.30 CDCR_Register Register (Offset = 0x1E) [reset = 0x0]
- 8.6.31 PHYRCR_Register Register (Offset = 0x1F) [reset = 0x0]
- 8.6.32 MLEDCR_Register Register (Offset = 0x25) [reset = 0x41]
- 8.6.33 COMPT_Regsiter Register (Offset = 0x27) [reset = 0x0]
- 8.6.34 Register_101 Register (Offset = 0x101) [reset = 0x2082]
- 8.6.35 Register_10a Register (Offset = 0x10A) [reset = 0x2040]
- 8.6.36 Register_123 Register (Offset = 0x123) [reset = 0x51C]
- 8.6.37 Register_130 Register (Offset = 0x130) [reset = 0x4F28]
- 8.6.38 CDSCR_Register Register (Offset = 0x170) [reset = 0x410]
- 8.6.39 CDSCR2_Register Register (Offset = 0x171) [reset = 0x0]
- 8.6.40 TDR_172_Register Register (Offset = 0x172) [reset = 0x0]
- 8.6.41 CDSCR3_Register Register (Offset = 0x173) [reset = 0x1304]
- 8.6.42 TDR_174_Register Register (Offset = 0x174) [reset = 0x0]
- 8.6.43 TDR_175_Register Register (Offset = 0x175) [reset = 0x1004]
- 8.6.44 TDR_176_Register Register (Offset = 0x176) [reset = 0x5]
- 8.6.45 CDSCR4_Register Register (Offset = 0x177) [reset = 0x1E00]
- 8.6.46 TDR_178_Register Register (Offset = 0x178) [reset = 0x2]
- 8.6.47 CDLRR1_Register Register (Offset = 0x180) [reset = 0x0]
- 8.6.48 CDLRR2_Register Register (Offset = 0x181) [reset = 0x0]
- 8.6.49 CDLRR3_Register Register (Offset = 0x182) [reset = 0x0]
- 8.6.50 CDLRR4_Register Register (Offset = 0x183) [reset = 0x0]
- 8.6.51 CDLRR5_Register Register (Offset = 0x184) [reset = 0x0]
- 8.6.52 CDLAR1_Register Register (Offset = 0x185) [reset = 0x0]
- 8.6.53 CDLAR2_Register Register (Offset = 0x186) [reset = 0x0]
- 8.6.54 CDLAR3_Register Register (Offset = 0x187) [reset = 0x0]
- 8.6.55 CDLAR4_Register Register (Offset = 0x188) [reset = 0x0]
- 8.6.56 CDLAR5_Register Register (Offset = 0x189) [reset = 0x0]
- 8.6.57 CDLAR6_Register Register (Offset = 0x18A) [reset = 0x0]
- 8.6.58 IO_CFG_Register Register (Offset = 0x302) [reset = 0x0]
- 8.6.59 SPARE_OUT Register (Offset = 0x308) [reset = 0x2]
- 8.6.60 DAC_CFG_0 Register (Offset = 0x30B) [reset = 0xC00]
- 8.6.61 DAC_CFG_1 Register (Offset = 0x30C) [reset = 0x20]
- 8.6.62 DSP_CFG_0 Register (Offset = 0x30F) [reset = 0x464]
- 8.6.63 DSP_CFG_2 Register (Offset = 0x311) [reset = 0x1FC]
- 8.6.64 DSP_CFG_4 Register (Offset = 0x313) [reset = 0x6F8]
- 8.6.65 DSP_CFG_13 Register (Offset = 0x31C) [reset = 0x1101]
- 8.6.66 DSP_CFG_16 Register (Offset = 0x31F) [reset = 0xFC36]
- 8.6.67 DSP_CFG_25 Register (Offset = 0x33C) [reset = 0xEC00]
- 8.6.68 DSP_CFG_27 Register (Offset = 0x33E) [reset = 0x261E]
- 8.6.69 ANA_LD_PROG_SL_Register Register (Offset = 0x404) [reset = 0x80]
- 8.6.70 ANA_RX10BT_CTRL_Register Register (Offset = 0x40D) [reset = 0x0]
- 8.6.71 Register_416 Register (Offset = 0x416) [reset = 0x830]
- 8.6.72 Register_429 Register (Offset = 0x429) [reset = 0x0]
- 8.6.73 GENCFG_Register Register (Offset = 0x456) [reset = 0x8]
- 8.6.74 LEDCFG_Register Register (Offset = 0x460) [reset = 0x10]
- 8.6.75 IOCTRL_Register Register (Offset = 0x461) [reset = 0x0]
- 8.6.76 SOR1_Register Register (Offset = 0x467) [reset = 0x101]
- 8.6.77 SOR2_Register Register (Offset = 0x468) [reset = 0x80]
- 8.6.78 Register_0x469_Register Register (Offset = 0x469) [reset = 0x40]
- 8.6.79 RXFCFG_Register Register (Offset = 0x4A0) [reset = 0x1081]
- 8.6.80 RXFS_Register Register (Offset = 0x4A1) [reset = 0x1000]
- 8.6.81 RXFPMD1_Register Register (Offset = 0x4A2) [reset = 0x0]
- 8.6.82 RXFPMD2_Register Register (Offset = 0x4A3) [reset = 0x0]
- 8.6.83 RXFPMD3_Register Register (Offset = 0x4A4) [reset = 0x0]
- 8.6.84 Register_0x4cd Register (Offset = 0x4CD) [reset = 0x408]
- 8.6.85 Register_0x4ce Register (Offset = 0x4CE) [reset = 0x12]
- 8.6.86 Register_0x4cf Register (Offset = 0x4CF) [reset = 0x261D]
- 8.6.87 EEECFG2_Register Register (Offset = 0x4D0) [reset = 0x0]
- 8.6.88 EEECFG3_Register Register (Offset = 0x4D1) [reset = 0x18B]
- 8.6.89 Register_0x4d2 Register (Offset = 0x4D2) [reset = 0x354A]
- 8.6.90 Register_0x4d4 Register (Offset = 0x4D4) [reset = 0x6633]
- 8.6.91 DSP_100M_STEP_2_Register Register (Offset = 0x4D5) [reset = 0x2F1]
- 8.6.92 DSP_100M_STEP_3_Register Register (Offset = 0x4D6) [reset = 0x171]
- 8.6.93 DSP_100M_STEP_4_Register Register (Offset = 0x4D7) [reset = 0x171]
- 8.6.94 MMD3_PCS_CTRL_1_Register Register (Offset = 0x1000) [reset = 0x0]
- 8.6.95 MMD3_PCS_STATUS_1 Register (Offset = 0x1001) [reset = 0x40]
- 8.6.96 MMD3_EEE_CAPABILITY_Register Register (Offset = 0x1014) [reset = 0x2]
- 8.6.97 MMD3_WAKE_ERR_CNT_Register Register (Offset = 0x1016) [reset = 0x0]
- 8.6.98 MMD7_EEE_ADVERTISEMENT_Register Register (Offset = 0x203C) [reset = 0x0]
- 8.6.99 MMD7_EEE_LP_ABILITY_Register Register (Offset = 0x203D) [reset = 0x0]
- 9 Application and Implementation
- 10Power Supply Recommendations
- 11Layout
- 12デバイスおよびドキュメントのサポート
- 13メカニカル、パッケージ、および注文情報
- 重要なお知らせ
DATA SHEET
DP83825I 低消費電力 10/100Mbps イーサネット物理層トランシーバ
このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。
1 特長
- 超小型の 10/100Mbps PHY：QFN 3mm × 3mm、24 ピン
- ケーブル伝送距離：150m 超
- 超低消費電力：127mW 未満
- 小型のシステム・ソリューション：MDI および MAC 終端抵抗を内蔵
- プログラム可能な省エネルギー・モード
- アクティブ・スリープ
- ディープ・パワーダウン
- Energy Efficient Ethernet (EEE) IEEE 802.3az
- レガシー MAC での EEE サポート
- Wake-on-LAN (WoL)
- 電圧モード・ライン・ドライバ
- MAC インターフェイス：RMII (マスタおよびスレーブ・モード)
- 単一 3.3V 電源
- I/O 電圧：1.8V、3.3V
- リピータ：アンマネージド・モードでの RMII バック・ツー・バック・モード
- 構成およびステータス用 MDC/MDIO インターフェイス
- 高速なリンク・ドロップ・モード
- 診断機能
- TDR ベースのケーブル断線および短絡診断
- パケット・ジェネレータ内蔵
- 複数ループバック
- プログラム可能なハードウェア割り込みピン
- 動作温度範囲：-40℃～85℃
- IEEE 802.3 100BASE-TX および 10BASE-Te 仕様に準拠
2 アプリケーション
- ビルディング・オートメーション：IP カメラ、HMI
- 消費者向け電子機器：STB、OTT、IPTV、ゲーム機
- プリンタ
- POS システム
- ファクトリ・オートメーション
3 概要
DP83825I は、10BASE-Te および 100BASE-TX イーサネット・プロトコルをサポートする PMD サブレイヤを内蔵した超小型、超低消費電力のイーサネット物理層トランシーバです。CAT5e ケーブルで最大 150m の伝送距離をサポートします。DP83825I は、外付けトランスを介してツイスト・ペア・メディアに直接接続できます。マスタ・モードとスレーブ・モードの両方で RMII (Reduced MII) により MAC 層に接続します。RMII マスタ・モードで 50MHz の出力クロックを供給します。このクロックは、システムのジッタを低減するため、MDI を基準とするクロックに同期しています。
製品情報(1)
| 型番 | パッケージ | 本体サイズ（公称） |
|---|---|---|
| DP83825I | QFN (24) | 3.00mm × 3.00mm、
0.4mm ピッチ |
- 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。
Device Images
DP83825I アプリケーション図
