JAJSHY4B September   2019  – September 2024 IWR1843

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
      1. 6.2.1 信号の説明 - デジタル
      2. 6.2.2 信号の説明 - アナログ
    3. 6.3 ピン属性
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  電源仕様
    6. 7.6  消費電力の概略
    7. 7.7  RF 仕様
    8. 7.8  CPU の仕様
    9. 7.9  FCBGA パッケージの熱抵抗特性 [ABL0161]
    10. 7.10 タイミングおよびスイッチング特性
      1. 7.10.1  電源シーケンスおよびリセット タイミング
      2. 7.10.2  入力クロックおよび発振器
        1. 7.10.2.1 クロック仕様
      3. 7.10.3  マルチバッファ付き / 標準シリアル ペリフェラル インターフェイス (MibSPI)
        1. 7.10.3.1 ペリフェラルの概要
        2. 7.10.3.2 MibSPI 送信および受信 RAM の構成
          1. 7.10.3.2.1 SPI のタイミング条件
          2. 7.10.3.2.2 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 0、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
          3. 7.10.3.2.3 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 1、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
        3. 7.10.3.3 SPI ペリフェラル モードの I/O タイミング
          1. 7.10.3.3.1 SPI ペリフェラル モードのスイッチング パラメータ (SPICLK = 入力、SPISIMO = 入力、SPISOMI = 出力) #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-70 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-71 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-73
        4. 7.10.3.4 代表的なインターフェイス プロトコルの図 (ペリフェラル モード)
      4. 7.10.4  LVDS インターフェイスの構成
        1. 7.10.4.1 LVDS インターフェイスのタイミング
      5. 7.10.5  汎用入出力 (General-Purpose Input/Output)
        1. 7.10.5.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      6. 7.10.6  コントローラ エリア ネットワーク インターフェイス (DCAN)
        1. 7.10.6.1 DCANx TX ピンおよび RX ピンの動的特性
      7. 7.10.7  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.10.7.1 CANx TX および RX ピンの動的特性
      8. 7.10.8  シリアル通信インターフェイス (SCI)
        1. 7.10.8.1 SCI のタイミング要件
      9. 7.10.9  I2C (Inter-Integrated Circuit Interface)
        1. 7.10.9.1 I2C のタイミング要件 #GUID-36963FBF-DA1A-4FF8-B71D-4A185830E708/T4362547-185
      10. 7.10.10 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.10.10.1 QSPI のタイミング条件
        2. 7.10.10.2 QSPI 入力 (読み取り) タイミングのタイミング要件 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-210 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-209
        3. 7.10.10.3 QSPI スイッチング特性
      11. 7.10.11 ETM トレース インターフェイス
        1. 7.10.11.1 ETMTRACE のタイミング条件
        2. 7.10.11.2 ETM TRACE のスイッチング特性
      12. 7.10.12 データ変更モジュール (DMM)
        1. 7.10.12.1 DMM のタイミング要件
      13. 7.10.13 JTAG インターフェイス
        1. 7.10.13.1 JTAG のタイミング条件
        2. 7.10.13.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.10.13.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
        1. 8.3.1.1 クロック サブシステム
        2. 8.3.1.2 送信サブシステム
        3. 8.3.1.3 受信サブシステム
      2. 8.3.2 プロセッサ サブシステム
      3. 8.3.3 ホスト インターフェイス
      4. 8.3.4 メイン サブシステム Cortex-R4F メモリ マップ
      5. 8.3.5 DSP サブシステムのメモリ マップ
      6. 8.3.6 ハードウェア アクセラレータ
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け ADC チャネル (サービス)
        1. 8.4.1.1 GP-ADC パラメータ
  10. 9 監視と診断
    1. 9.1 監視と診断のメカニズム
      1. 9.1.1 エラー通知モジュール
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報
    1. 13.1 パッケージ情報
    2. 13.2 のトレイ情報

8.3.5 DSP サブシステムのメモリ マップ

表 8-2 に、DSP C674x メモリ マップを示します。

表 8-2 DSP C674x メモリ マップ
名称フレーム アドレス (16 進)サイズ概要
STARTEnd
DSP メモリ
DSP_L1D0x00F0_00000x00F0_7FFF32KiBL1 データ メモリ領域
DSP_L1P0x00E0_00000x00E0_7FFF32KiBL1 プログラム メモリ領域
DSP_L2_UMAP00x0080_00000x0081_FFFF128KiBL2 RAM 領域
DSP_L2_UMAP10x007E_00000x007F_FFFF128KiBL2 RAM 領域
EDMA
TPCC00x0201_00000x0201_3FFF16KiBTPCC0 モジュール構成領域
TPCC10x020A_00000x020A_3FFF16KiBTPCC1 モジュール構成領域
TPTC00x0200 00000x0200 03FF1KiBTPTC0 モジュール構成領域
TPTC10x0200 08000x0200 0BFF1KiBTPTC1 モジュール構成領域
TPTC20x0209_00000x0209_03FF1KiBTPTC2 モジュール構成領域
TPTC30x0209_04000x0209_07FF1KiBTPTC3 モジュール構成領域
制御レジスタ
DSS_REG0x0200_04000x0200_07FF864BDSPSS 制御モジュール レジスタ
DSS_REG20x0200_0C000x0200_0FFF624BDSPSS 制御モジュール レジスタ
システム メモリ
ADC バッファ0x2100_00000x2100_7FFC32KiBADC バッファ メモリ領域
CBUFF-FIFO0x2102_00000x2102_3FFC16KiB共通バッファ FIFO 領域
L3 共有メモリ (1)0x2000_00000x201F_FFFF2MBL3 共有メモリ領域
HS-RAM0x2108_00000x2108_7FFC32KiBハンドシェイク メモリ領域
システム ペリフェラル
RTI-A/WD0x0202_00000x0202_00FF192BRTI-A モジュール構成レジスタ
RTI-B0x020F_00000x020F_00FF192BRTI-B モジュール構成レジスタ
CBUFF0x0207_00000x0207_03FF564B共通バッファ モジュール構成レジスタ
メールボックス
MSS<->RADARSS		0x5060_10000x5060_17FF2KiBRADARSS から MSS へのメールボックス メモリ領域
0x5060_20000x5060_27FFMSS から RADARSS へのメールボックス メモリ領域
0x0460_80000x0460_80FF188BMSS から RADARSS へのメールボックス構成レジスタ
0x0460_80600x0460_86FFRADARSS から MSS へのメールボックス構成レジスタ
メールボックス
MSS<->DSPSS		0x5060_40000x5060_47FF2KiBDSPSS から MSS へのメールボックス メモリ領域
0x5060_50000x5060_57FFMSS から DSPSS へのメールボックス メモリ領域
0x0460_84000x0460_84FF188BMSS から DSPSS へのメールボックス構成レジスタ
0x0460_83000x0460_83FFDSPSS から MSS へのメールボックス構成レジスタ
メールボックス
RADARSS<->DSPSS		0x5060_60000x5060_67FF2KiBRADARSS から DSPSS へのメールボックス メモリ領域
0x5060_70000x5060_7FFFDSPSS から RADARSS へのメールボックス メモリ領域
0x0460_82000x0460_82FF188BRADARSS から DSPSS へのメールボックス構成レジスタ
0x0460_81000x0460_81FFDSPSS から RADARSS へのメールボックス構成レジスタ
安全モジュール
ESM0x020D_000092BESM モジュール構成レジスタ
CRC0x2200_00000x2200_03FF1KiBCRC モジュール構成レジスタ
STC0x0204_00000x0204_01FF284BSTC モジュール構成レジスタ
非システム ペリフェラル
SCI0x0203_00000x0203_00FF148BSCI モジュール構成レジスタ
(1) 2MB メモリ領域内の 768KB メモリ