JAJSHY4B September   2019  – September 2024 IWR1843

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
      1. 6.2.1 信号の説明 - デジタル
      2. 6.2.2 信号の説明 - アナログ
    3. 6.3 ピン属性
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  電源仕様
    6. 7.6  消費電力の概略
    7. 7.7  RF 仕様
    8. 7.8  CPU の仕様
    9. 7.9  FCBGA パッケージの熱抵抗特性 [ABL0161]
    10. 7.10 タイミングおよびスイッチング特性
      1. 7.10.1  電源シーケンスおよびリセット タイミング
      2. 7.10.2  入力クロックおよび発振器
        1. 7.10.2.1 クロック仕様
      3. 7.10.3  マルチバッファ付き / 標準シリアル ペリフェラル インターフェイス (MibSPI)
        1. 7.10.3.1 ペリフェラルの概要
        2. 7.10.3.2 MibSPI 送信および受信 RAM の構成
          1. 7.10.3.2.1 SPI のタイミング条件
          2. 7.10.3.2.2 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 0、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
          3. 7.10.3.2.3 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 1、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
        3. 7.10.3.3 SPI ペリフェラル モードの I/O タイミング
          1. 7.10.3.3.1 SPI ペリフェラル モードのスイッチング パラメータ (SPICLK = 入力、SPISIMO = 入力、SPISOMI = 出力) #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-70 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-71 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-73
        4. 7.10.3.4 代表的なインターフェイス プロトコルの図 (ペリフェラル モード)
      4. 7.10.4  LVDS インターフェイスの構成
        1. 7.10.4.1 LVDS インターフェイスのタイミング
      5. 7.10.5  汎用入出力 (General-Purpose Input/Output)
        1. 7.10.5.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      6. 7.10.6  コントローラ エリア ネットワーク インターフェイス (DCAN)
        1. 7.10.6.1 DCANx TX ピンおよび RX ピンの動的特性
      7. 7.10.7  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.10.7.1 CANx TX および RX ピンの動的特性
      8. 7.10.8  シリアル通信インターフェイス (SCI)
        1. 7.10.8.1 SCI のタイミング要件
      9. 7.10.9  I2C (Inter-Integrated Circuit Interface)
        1. 7.10.9.1 I2C のタイミング要件 #GUID-36963FBF-DA1A-4FF8-B71D-4A185830E708/T4362547-185
      10. 7.10.10 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.10.10.1 QSPI のタイミング条件
        2. 7.10.10.2 QSPI 入力 (読み取り) タイミングのタイミング要件 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-210 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-209
        3. 7.10.10.3 QSPI スイッチング特性
      11. 7.10.11 ETM トレース インターフェイス
        1. 7.10.11.1 ETMTRACE のタイミング条件
        2. 7.10.11.2 ETM TRACE のスイッチング特性
      12. 7.10.12 データ変更モジュール (DMM)
        1. 7.10.12.1 DMM のタイミング要件
      13. 7.10.13 JTAG インターフェイス
        1. 7.10.13.1 JTAG のタイミング条件
        2. 7.10.13.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.10.13.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
        1. 8.3.1.1 クロック サブシステム
        2. 8.3.1.2 送信サブシステム
        3. 8.3.1.3 受信サブシステム
      2. 8.3.2 プロセッサ サブシステム
      3. 8.3.3 ホスト インターフェイス
      4. 8.3.4 メイン サブシステム Cortex-R4F メモリ マップ
      5. 8.3.5 DSP サブシステムのメモリ マップ
      6. 8.3.6 ハードウェア アクセラレータ
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け ADC チャネル (サービス)
        1. 8.4.1.1 GP-ADC パラメータ
  10. 9 監視と診断
    1. 9.1 監視と診断のメカニズム
      1. 9.1.1 エラー通知モジュール
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報
    1. 13.1 パッケージ情報
    2. 13.2 のトレイ情報

7.10.12.1 DMM のタイミング要件

最小値 標準値 最大値 単位
tcyc(DMM) クロック周期 15.4 ns
tR クロック立ち上がり時間 1 3 ns
tF クロック立ち下がり時間 1 3 ns
th(DMM) High パルス幅 6 ns
tl(DMM) Low パルス幅 6 ns
tssu(DMM) SYNC アクティブから CLK 立ち下がりエッジまでのセットアップ時間 2 ns
tsh(DMM) DMM CLK 立ち下がりエッジから SYNC 非アクティブまでのホールド時間 3 ns
tdsu(DMM) データ有効から DMM CLK 立ち下がりエッジまでのセットアップ時間 2 ns
tdh(DMM) DMM CLK 立ち下がりエッジからデータ有効の間のホールド時間 3 ns
IWR1843 DMMCLK のタイミング 図 7-18 DMMCLK のタイミング
IWR1843 DMMDATA のタイミング 図 7-19 DMMDATA のタイミング