JAJSIZ9D April   2020  – January 2022 AWR6443 , AWR6843

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 機能ブロック図
    1.     Revision History
  5. 5 Device Comparison
    1. 5.1 Related Products
  6. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagram
    2. 6.2 Signal Descriptions
      1. 6.2.1 Signal Descriptions - Digital
      2. 6.2.2 Signal Descriptions - Analog
    3. 6.3 Pin Attributes
  7. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On Hours (POH)
    4. 7.4  Recommended Operating Conditions
    5. 7.5  Power Supply Specifications
    6. 7.6  Power Consumption Summary
    7. 7.7  RF Specification
    8. 7.8  CPU Specifications
    9. 7.9  Thermal Resistance Characteristics for FCBGA Package [ABL0161]
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1  Power Supply Sequencing and Reset Timing
      2. 7.10.2  Input Clocks and Oscillators
        1. 7.10.2.1 Clock Specifications
      3. 7.10.3  Multibuffered / Standard Serial Peripheral Interface (MibSPI)
        1. 7.10.3.1 Peripheral Description
        2. 7.10.3.2 MibSPI Transmit and Receive RAM Organization
          1. 7.10.3.2.1 SPI Timing Conditions
          2. 7.10.3.2.2 SPI Controller Mode Switching Parameters (CLOCK PHASE = 0, SPICLK = output, SPISIMO = output, and SPISOMI = input)
          3. 7.10.3.2.3 SPI Controller Mode Switching Parameters (CLOCK PHASE = 1, SPICLK = output, SPISIMO = output, and SPISOMI = input)
        3. 7.10.3.3 SPI Peripheral Mode I/O Timings
          1. 7.10.3.3.1 SPI Peripheral Mode Switching Parameters (SPICLK = input, SPISIMO = input, and SPISOMI = output) (1) (1) (1)
        4. 7.10.3.4 Typical Interface Protocol Diagram (Peripheral Mode)
      4. 7.10.4  LVDS Interface Configuration
        1. 7.10.4.1 LVDS Interface Timings
      5. 7.10.5  General-Purpose Input/Output
        1. 7.10.5.1 Switching Characteristics for Output Timing versus Load Capacitance (CL)
      6. 7.10.6  Controller Area Network - Flexible Data-rate (CAN-FD)
        1. 7.10.6.1 Dynamic Characteristics for the CANx TX and RX Pins
      7. 7.10.7  Serial Communication Interface (SCI)
        1. 7.10.7.1 SCI Timing Requirements
      8. 7.10.8  Inter-Integrated Circuit Interface (I2C)
        1. 7.10.8.1 I2C Timing Requirements
      9. 7.10.9  Quad Serial Peripheral Interface (QSPI)
        1. 7.10.9.1 QSPI Timing Conditions
        2. 7.10.9.2 Timing Requirements for QSPI Input (Read) Timings
        3. 7.10.9.3 QSPI Switching Characteristics
      10. 7.10.10 ETM Trace Interface
        1. 7.10.10.1 ETMTRACE Timing Conditions
        2. 7.10.10.2 ETM TRACE Switching Characteristics
      11. 7.10.11 Data Modification Module (DMM)
        1. 7.10.11.1 DMM Timing Requirements
      12. 7.10.12 JTAG Interface
        1. 7.10.12.1 JTAG Timing Conditions
        2. 7.10.12.2 Timing Requirements for IEEE 1149.1 JTAG
        3. 7.10.12.3 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  8. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Functional Block Diagram
    3. 8.3 Subsystems
      1. 8.3.1 RF and Analog Subsystem
        1. 8.3.1.1 Clock Subsystem
        2. 8.3.1.2 Transmit Subsystem
        3. 8.3.1.3 Receive Subsystem
      2. 8.3.2 Processor Subsystem
      3. 8.3.3 Automotive Interface
      4. 8.3.4 Host Interface
      5. 8.3.5 Main Subsystem Cortex-R4F
      6. 8.3.6 DSP Subsystem
      7. 8.3.7 Hardware Accelerator
    4. 8.4 Other Subsystems
      1. 8.4.1 ADC Channels (Service) for User Application
        1. 8.4.1.1 GP-ADC Parameter
  9. 9 Monitoring and Diagnostics
    1. 9.1 Monitoring and Diagnostic Mechanisms
      1. 9.1.1 Error Signaling Module
  10. 10Applications, Implementation, and Layout
    1. 10.1 Application Information
    2. 10.2 Reference Schematic
  11. 11Device and Documentation Support
    1. 11.1 Device Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 Documentation Support
    4. 11.4 サポート・リソース
    5. 11.5 Trademarks
    6. 11.6 Electrostatic Discharge Caution
    7. 11.7 Glossary
  12. 12Mechanical, Packaging, and Orderable Information
    1. 12.1 Packaging Information
    2. 12.2 Tray Information for ABL, 10.4 × 10.4 mm

1 特長

  • FMCW トランシーバ
    • PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
    • 60～64GHz 帯で連続帯域幅 4GHz
    • 4 つの受信チャネル
    • 3 つの送信チャネル
    • 6 ビット位相シフタをサポート
    • フラクショナル N PLL を使用した超高精度のチャープ・エンジン
    • TX 出力：12dBm
    • RX ノイズ指数：
      • 12dB
    • 1MHz での位相ノイズ：
      • -93dBc/Hz
  • 較正および自己テストを内蔵
    • Arm®Cortex®-R4F ベースの無線制御システム
    • 内蔵ファームウェア (ROM)
    • プロセスおよび温度の自己較正システム
    • ホスト・プロセッサの関与を必要としない自己監視機能を内蔵 (機能安全準拠デバイス)
  • C674x DSP による高度な信号処理 (AWR6843 のみ)
  • FFT、フィルタリング、CFAR 処理用のハードウェア・アクセラレータ
  • メモリ圧縮
  • 物体検出およびインターフェイス制御用の Arm® Cortex®-R4F マイクロコントローラ
    • 自律モード (QSPI フラッシュ・メモリからのユーザー・アプリケーションのロード) をサポート
  • ECC 付き内部メモリ
    • AWR6843：1.75MB を以下に分割：MSS プログラム RAM (512KB)、MSS データ RAM (192KB)、DSP L1 RAM (64KB)、DSP L2 RAM (256KB)、L3 レーダー・データ・キューブ RAM (768KB)
    • AWR6443：1.4MB を以下に分割：MSS プログラム RAM (512KB)、MSS データ RAM (192KB)、L3 レーダー・データ・キューブ RAM (768KB)
    • 許容されるサイズ変更をテクニカル・リファレンス・マニュアルに記載
  • ユーザー・アプリケーションで利用可能なその他のインターフェイス
    • 最大 6 つの ADC チャネル (低サンプル・レートの監視)
    • 最大 2 つの SPI ポート
    • 最大 2 つの UART
    • 2 つの CAN-FD インターフェイス
    • I2C
    • GPIO
    • 未加工 ADC データおよびデバッグ計測用の 2 レーンの LVDS インターフェイス
  • デバイスのセキュリティ (一部の型番のみ)
    • セキュア認証および暗号化ブートのサポート
    • 顧客がプログラム可能なルート・キー、対称キー (256 ビット)、非対称キー (RSA-2Kまで)、キー失効機能付き
    • 暗号化ソフトウェア・アクセラレータ - ECC 付き PKA、AES (最大 256 ビット)、SHA (最大 256 ビット)、TRNG / DRGB
  • 機能安全準拠
    • 機能安全アプリケーション向けに開発
    • ASIL-D までの ISO 26262 機能安全システム設計に役立つ資料を入手可能
    • ASIL-B までのハードウェア安全度
    • 安全関連認証
      • TUV SUD により ISO 26262 認証済み (ASIL B まで)
  • 機能安全非準拠製品も提供
  • AEC-Q100 認定済み
  • パワー・マネージメント
    • 内蔵 LDO ネットワークにより PSRR の向上を実現
    • I/O は 3.3V/1.8V のデュアル電圧に対応
  • クロック・ソース
    • 40.0MHz の水晶振動子と内部発振器
    • 40MHz の外部発振器をサポート
    • 40MHz の外部駆動クロック (方形波 / 正弦波) をサポート
  • ハードウェア設計が簡単
    • 組み立てが簡単で低コストの PCB を設計できる 0.65mm ピッチ、161 ピン、10.4mm × 10.4mm のフリップチップ BGA パッケージ
    • 小型ソリューション・サイズ
  • 動作条件：
    • –40℃～125℃の接合部温度範囲