JAJSLG0C April   2021  – July 2024 TSER953

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 シリアル制御バスの推奨タイミング
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 CSI-2 レシーバ
        1. 6.3.1.1 CSI-2 レシーバの動作モード
        2. 6.3.1.2 CSI-2 レシーバの高速モード
        3. 6.3.1.3 CSI-2 プロトコル層
        4. 6.3.1.4 CSI-2 ショート パケット
        5. 6.3.1.5 CSI-2 ロング パケット
        6. 6.3.1.6 CSI-2 のエラーと検出
          1. 6.3.1.6.1 CSI-2 の ECC 検出および訂正
          2. 6.3.1.6.2 CSI-2 のチェックサム検出
          3. 6.3.1.6.3 D-PHY のエラー検出
          4. 6.3.1.6.4 CSI-2 レシーバのステータス
      2. 6.3.2 V3Link フォワード チャネル トランスミッタ
        1. 6.3.2.1 フレーム フォーマット
      3. 6.3.3 V3Link バック チャネル レシーバ
      4. 6.3.4 シリアライザのステータスと監視
        1. 6.3.4.1 フォワード チャネルの診断
        2. 6.3.4.2 バック チャネルの診断
        3. 6.3.4.3 電圧と温度の検出
          1. 6.3.4.3.1 プログラミング例
        4. 6.3.4.4 組み込み自己テスト
      5. 6.3.5 フレーム同期の動作
        1. 6.3.5.1 外部フレーム同期
        2. 6.3.5.2 フレーム同期の内部生成
      6. 6.3.6 GPIO サポート
        1. 6.3.6.1 GPIO のステータス
        2. 6.3.6.2 GPIO の入力制御
        3. 6.3.6.3 GPIO の出力制御
        4. 6.3.6.4 フォワード チャネル GPIO
        5. 6.3.6.5 バック チャネル GPIO
    4. 6.4 デバイスの機能モード
      1. 6.4.1 クロッキング モード
        1. 6.4.1.1 同期モード
        2. 6.4.1.2 非同期クロック モード
        3. 6.4.1.3 非同期内部モード
        4. 6.4.1.4 DVP 互換モード
        5. 6.4.1.5 CLK_OUT の構成
      2. 6.4.2 モード
    5. 6.5 プログラミング
      1. 6.5.1 I2C インターフェイス構成
        1. 6.5.1.1 CLK_OUT/IDX
          1. 6.5.1.1.1 IDX
      2. 6.5.2 I2C インターフェイス動作
      3. 6.5.3 I2C タイミング
    6. 6.6 パターン生成
      1. 6.6.1 基準カラー バー パターン
      2. 6.6.2 固定カラー パターン
      3. 6.6.3 パケット ジェネレータのプログラミング
        1. 6.6.3.1 カラー バー サイズの決定
      4. 6.6.4 パターン ジェネレータのコード例
    7. 6.7 レジスタ マップ
      1. 6.7.1 メイン レジスタ
        1. 6.7.1.1  I2C デバイス ID レジスタ
        2. 6.7.1.2  リセット
        3. 6.7.1.3  一般的な構成
        4. 6.7.1.4  フォワード チャネル モードの選択
        5. 6.7.1.5  BC_MODE_SELECT
        6. 6.7.1.6  PLL クロック制御
        7. 6.7.1.7  クロック出力制御 0
        8. 6.7.1.8  クロック出力制御 1
        9. 6.7.1.9  バック チャネル ウォッチドッグ制御
        10. 6.7.1.10 I2C 制御 1
        11. 6.7.1.11 I2C 制御 2
        12. 6.7.1.12 SCL High 時間
        13. 6.7.1.13 SCL Low 時間
        14. 6.7.1.14 ローカル GPIO データ
        15. 6.7.1.15 GPIO の入力制御
        16. 6.7.1.16 DVP_CFG
        17. 6.7.1.17 DVP_DT
        18. 6.7.1.18 BIST エラーを強制
        19. 6.7.1.19 リモート BIST 制御
        20. 6.7.1.20 最大電圧ゲイン
        21. 6.7.1.21 SSI 制御 0
        22. 6.7.1.22 SSI 制御 1
        23. 6.7.1.23 電圧センサ 0 のスレッショルド
        24. 6.7.1.24 電圧センサ 1 のスレッショルド
        25. 6.7.1.25 温度センサのスレッショルド
        26. 6.7.1.26 CSI-2 のアラーム イネーブル
        27. 6.7.1.27 アラーム検出イネーブル
        28. 6.7.1.28 バック チャネルのアラーム イネーブル
        29. 6.7.1.29 CSI-2 の極性選択
        30. 6.7.1.30 CSI-2 の LP モードの極性
        31. 6.7.1.31 CSI-2 の高速 RX イネーブル
        32. 6.7.1.32 CSI-2 の低消費電力イネーブル
        33. 6.7.1.33 CSI-2 の終端イネーブル
        34. 6.7.1.34 CSI-2 のパケット ヘッダー制御
        35. 6.7.1.35 バック チャネルの構成
        36. 6.7.1.36 データパス制御 1
        37. 6.7.1.37 リモート パートナー能力 1
        38. 6.7.1.38 パートナー デシリアライザ ID
        39. 6.7.1.39 ターゲット 0 ID
        40. 6.7.1.40 ターゲット 1 ID
        41. 6.7.1.41 ターゲット 2 ID
        42. 6.7.1.42 ターゲット 3 ID
        43. 6.7.1.43 ターゲット 4 ID
        44. 6.7.1.44 ターゲット 5 ID
        45. 6.7.1.45 ターゲット 6 ID
        46. 6.7.1.46 ターゲット 7 ID
        47. 6.7.1.47 ターゲット 0 エイリアス
        48. 6.7.1.48 ターゲット 1 エイリアス
        49. 6.7.1.49 ターゲット 2 エイリアス
        50. 6.7.1.50 ターゲット 3 エイリアス
        51. 6.7.1.51 ターゲット 4 エイリアス
        52. 6.7.1.52 ターゲット 5 エイリアス
        53. 6.7.1.53 ターゲット 6 エイリアス
        54. 6.7.1.54 ターゲット 7 エイリアス
        55. 6.7.1.55 バック チャネル制御
        56. 6.7.1.56 リビジョン ID
        57. 6.7.1.57 デバイス ステータス
        58. 6.7.1.58 一般ステータス
        59. 6.7.1.59 GPIO ピン ステータス
        60. 6.7.1.60 BIST エラー カウント
        61. 6.7.1.61 CRC エラー カウント 1
        62. 6.7.1.62 CRC エラー カウント 2
        63. 6.7.1.63 センサ ステータス
        64. 6.7.1.64 センサ V0
        65. 6.7.1.65 センサ V1
        66. 6.7.1.66 センサ T
        67. 6.7.1.67 CSI-2 エラー カウント
        68. 6.7.1.68 CSI-2 エラー ステータス
        69. 6.7.1.69 CSI-2 エラー データ レーン 0 および 1
        70. 6.7.1.70 CSI-2 エラー データ レーン 2 および 3
        71. 6.7.1.71 CSI-2 エラー クロック レーン
        72. 6.7.1.72 CSI-2 パケット ヘッダー データ
        73. 6.7.1.73 パケット ヘッダーのワード数 0
        74. 6.7.1.74 パケット ヘッダーのワード数 1
        75. 6.7.1.75 CSI-2 ECC
        76. 6.7.1.76 IND_ACC_CTL
        77. 6.7.1.77 IND_ACC_ADDR
        78. 6.7.1.78 IND_ACC_DATA
        79. 6.7.1.79 V3LINK_TX_ID0
        80. 6.7.1.80 V3LINK_TX_ID1
        81. 6.7.1.81 V3LINK_TX_ID2
        82. 6.7.1.82 V3LINK_TX_ID3
        83. 6.7.1.83 V3LINK_TX_ID4
        84. 6.7.1.84 V3LINK_TX_ID5
      2. 6.7.2 間接アクセス レジスタ
        1. 6.7.2.1 PATGEN レジスタ
        2. 6.7.2.2 V3Link TX レジスタ
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 Power-over-Coax
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 CSI-2 インターフェイス
        2. 7.2.2.2 V3Link 入出力
        3. 7.2.2.3 内部レギュレータのバイパス
        4. 7.2.2.4 ループ フィルタのデカップリング
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
      1. 7.3.1 パワーアップ シーケンシング
        1. 7.3.1.1 システムの初期化
          1. 7.3.1.1.1 温度ランプ初期化のコード例
      2. 7.3.2 パワーダウン (PDB)
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 CSI-2 のガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

5.5 電気的特性

特記のない限り、推奨動作条件での電源電圧および温度範囲に適用。
パラメータ テスト条件 ピンまたは周波数 最小値 標準値 最大値 単位
消費電力
IDD_TOTAL 電源電流 416MHz CSI 入力クロック、 4 レーン モード、チェッカーボード パターン VDDPLL、VDDD、VDDDRV 160 225 mA
IDDPLL VDDPLL 55 80
IDDD VDDD 45 70
IDDDRV VDDDRV 60 75
1.8V LVCMOS I/O (VDD) = 1.71V～1.89V)
VOH High レベル出力電圧 IOH = -4mA GPIO[3:0]、CLK_OUT V(VDD) – 0.45 V(VDD) V
VOL Low レベル出力電圧 IOL = +4mA GPIO[3:0]、CLK_OUT GND 0.45 V
VIH High レベル入力電圧 GPIO[3:0]、PDB、CLKIN V(VDD) × 0.65 V(VDD) V
VIL Low レベル入力電圧 GPIO[3:0]、PDB、CLKIN GND V(VDD) × 0.35 V
IIH 入力 HIGH 電流 VIN = V(VDD) GPIO[3:0]、PDB、CLKIN 20 µA
IIL 入力 LOW 電流 VIN = GND GPIO[3:0]、PDB、CLKIN -20 µA
IOS 出力短絡電流 VOUT = 0V -36 mA
IOZ トライステート出力電流 VOUT = V(VDD)、VOUT = GND GPIO[3:0]、CLK_OUT ±20 µA
CIN 入力容量 5 pF
V3リンク入力 / 出力
VIN-BC シングルエンド入力電圧 同軸構成、50Ω、最大ケーブル長 DOUT+、DOUT- 120 mV
VID-BC 差動入力電圧 STP 構成、100Ω、最大ケーブル長 DOUT+、DOUT- 240
EH-FC フォワード チャネル アイの高さ 同軸構成、V3Link フォワード チャネル = 4.16Gbps DOUT+、DOUT- 425 mVp-p
STP 構成、V3Link フォワード チャネル = 4.16Gbps DOUT+、DOUT- 850
tTR-FC フォワード チャネル出力遷移時間 V3Link フォワード チャネル = 4.16Gbps、20%～80% DOUT+、DOUT- 65 ps
tJIT-FC フォワード チャネル出力のジッタ 同期モード、f/15 -3dB CDR ループ BW で測定 DOUT+、DOUT- 0.21 UI
非同期モード、f/15 –3dB CDR ループ BW で測定 DOUT+、DOUT- 0.22
fREF 内部基準周波数 非同期内部クロック モード 24.2 25.5 MHz
V3Link ドライバ仕様 (差動)
VODp-p 出力差動電圧 RL = 100Ω DOUT+、DOUT- 1040 1150 1340 mVp-p
ΔVOD 出力電圧不平衡 DOUT+、DOUT- 5 24 mV
VOS 出力差動オフセット電圧 DOUT+、DOUT- 575 mV
ΔVOS オフセット電圧不平衡 DOUT+、DOUT- 2 mV
IOS 出力短絡電流 DOUT = 0V DOUT+、DOUT- -22 mA
RT 内部終端抵抗 DOUT+ と DOUT- の間 DOUT+、DOUT- 80 100 120 Ω
V3Link ドライバ仕様 (シングルエンド)
VOUT シングルエンド出力電圧 RL = 50Ω DOUT+、DOUT- 520 575 670 mVp-p
IOS 出力短絡電流 DOUT = 0V DOUT+、DOUT- -22 mA
RT シングルエンド終端抵抗 DOUT+、DOUT- 40 50 60 Ω
電圧と温度の検出
VACC 電圧精度 「電圧と温度の検出」を参照 GPIO[1:0] ±1 LSB
TACC 温度精度 「電圧と温度の検出」を参照 ±1 LSB
CSI-2 HS インターフェイス DC 仕様
VCMRX(DC) 同相電圧、HS 受信モード CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 70 330 mV
VIDTH 差動入力 High スレッショルド CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 70 mV
VIDTL 差動入力 Low スレッショルド CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 -70 mV
ZID 差動入力インピーダンス CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 80 100 125 Ω
CSI-2 HS インターフェイス AC 仕様
tHOLD データ - クロック セットアップ時間 CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 0.15 UI
tSETUP データ - クロック ホールド時間 CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 0.15 UI
CSI-2 LP インターフェイス DC 仕様
VIH ロジック High の入力電圧 CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 880 790 mV
VIL ロジック Low の入力電圧 CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 710 550 mV
VHYST 入力ヒステリシス CSI_D3P/N、CSI_D2P/N、
CSI_D1P/N、CSI_D0P/N、
CSI_CLKP/N		 25 75 mV
LVCMOS I/O
tCLH LVCMOS の Low から High への遷移時間 V(VDD) = 1.71～1.89V GPIO[3:0] 2 ns
tCHL LVCMOS の High から Low への遷移時間 V(VDD) = 1.71～1.89V GPIO[3:0] 2 ns
tPDB PDB リセット パルス幅 電源電圧が印加され安定している状態 PDB 3 ms
シリアル制御バス
VIH 入力 HIGH レベル I2C_SCL、I2C_SDA 0.7 × V(I2C) V(I2C) mV
VIL 入力 LOW レベル I2C_SCL、I2C_SDA GND 0.3 × V(I2C) mV
VHY 入力ヒステリシス I2C_SCL、I2C_SDA >50 mV
VOL 出力 Low レベル V(I2C) < 2V 、 IOL = 3mA 、標準モード / ファースト モード I2C_SCL、I2C_SDA 0 0.2 × V(I2C) V
V(I2C) < 2V、IOL = 20mA、ファースト モード プラス I2C_SCL、I2C_SDA 0 0.2 × V(I2C) V
V(I2C) > 2V、 IOL = 3mA 、標準モード / ファースト モード I2C_SCL、I2C_SDA 0 0.4 V
V(I2C) > 2V、IOL = 20mA、ファースト モード プラス I2C_SCL、I2C_SDA 0 0.4 V
IIH 入力 HIGH 電流 VIN = V(I2C) I2C_SCL、I2C_SDA -10 10 µA
IIL 入力 LOW 電流 VIN = 0V I2C_SCL、I2C_SDA -10 10 µA
CIN 入力容量 I2C_SCL、I2C_SDA 5 pf