JAJSLT6G April   2021  – May 2024 AM2431 , AM2432 , AM2434

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
    1. 3.1 機能ブロック図
  5. デバイスの比較
    1. 4.1 関連製品
  6. 端子構成および機能
    1. 5.1 ピン ダイアグラム
      1. 5.1.1 AM243x ALV のピン配置図
      2. 5.1.2 AM243x ALX のピン配置図
    2. 5.2 ピン属性
      1.      13
      2.      14
      3. 5.2.1 AM243x パッケージの比較表 (ALV と ALX の比較)
    3. 5.3 信号の説明
      1.      17
      2. 5.3.1  AM243x_ALX パッケージ - サポートされていないインターフェイスと信号
      3. 5.3.2  ADC
        1.       メイン ドメイン インスタンス
          1.        21
      4. 5.3.3  CPSW
        1.       メイン ドメイン インスタンス
          1.        24
          2.        25
          3.        26
          4.        27
          5. 5.3.3.1.1 CPSW3G IOSET
      5. 5.3.4  CPTS
        1.       メイン ドメイン インスタンス
          1.        31
          2.        32
      6. 5.3.5  DDRSS
        1.       メイン ドメイン インスタンス
          1.        35
      7. 5.3.6  ECAP
        1.       メイン ドメイン インスタンス
          1.        38
          2.        39
          3.        40
      8. 5.3.7  エミュレーションおよびデバッグ
        1.       メイン ドメイン インスタンス
          1.        43
        2.       MCU ドメインのインスタンス
          1.        45
      9. 5.3.8  EPWM
        1.       メイン ドメイン インスタンス
          1.        48
          2.        49
          3.        50
          4.        51
          5.        52
          6.        53
          7.        54
          8.        55
          9.        56
          10.        57
      10. 5.3.9  EQEP
        1.       メイン ドメイン インスタンス
          1.        60
          2.        61
          3.        62
      11. 5.3.10 FSI
        1.       メイン ドメイン インスタンス
          1.        65
          2.        66
          3.        67
          4.        68
          5.        69
          6.        70
          7.        71
          8.        72
      12. 5.3.11 GPIO
        1.       メイン ドメイン インスタンス
          1.        75
          2.        76
        2.       MCU ドメインのインスタンス
          1.        78
      13. 5.3.12 GPMC
        1.       メイン ドメイン インスタンス
          1.        81
          2. 5.3.12.1.1 GPMC0 の IOSET (ALV)
      14. 5.3.13 I2C
        1.       メイン ドメイン インスタンス
          1.        85
          2.        86
          3.        87
          4.        88
        2.       MCU ドメインのインスタンス
          1.        90
          2.        91
      15. 5.3.14 MCAN
        1.       メイン ドメイン インスタンス
          1.        94
          2.        95
      16. 5.3.15 SPI (MCSPI)
        1.       メイン ドメイン インスタンス
          1.        98
          2.        99
          3.        100
          4.        101
          5.        102
        2.       MCU ドメインのインスタンス
          1.        104
          2.        105
      17. 5.3.16 MMC
        1.       メイン ドメイン インスタンス
          1.        108
          2.        109
      18. 5.3.17 OSPI
        1.       メイン ドメイン インスタンス
          1.        112
      19. 5.3.18 電源
        1.       114
      20. 5.3.19 PRU_ICSSG
        1.       メイン ドメイン インスタンス
          1.        117
          2.        118
      21. 5.3.20 予約済み
        1.       120
      22. 5.3.21 SERDES
        1.       メイン ドメイン インスタンス
          1.        123
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1.        メイン ドメイン インスタンス
            1.         127
        2. 5.3.22.2 クロック
          1.        MCU ドメインのインスタンス
            1.         130
        3. 5.3.22.3 システム
          1.        メイン ドメイン インスタンス
            1.         133
          2.        MCU ドメインのインスタンス
            1.         135
        4. 5.3.22.4 VMON
          1.        137
      24. 5.3.23 TIMER
        1.       メイン ドメイン インスタンス
          1.        140
        2.       MCU ドメインのインスタンス
          1.        142
      25. 5.3.24 UART
        1.       メイン ドメイン インスタンス
          1.        145
          2.        146
          3.        147
          4.        148
          5.        149
          6.        150
          7.        151
        2.       MCU ドメインのインスタンス
          1.        153
          2.        154
      26. 5.3.25 USB
        1.       メイン ドメイン インスタンス
          1.        157
    4. 5.4 ピン接続要件
  7. 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  eMMCPHY の電気的特性
      5. 6.7.5  SDIO 電気的特性
      6. 6.7.6  LVCMOS 電気的特性
      7. 6.7.7  ADC12B の電気的特性 (ALV パッケージ)
      8. 6.7.8  ADC10B の電気的特性 (ALX パッケージ)
      9. 6.7.9  USB2PHY の電気的特性
      10. 6.7.10 SerDes PHY の電気的特性
      11. 6.7.11 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 熱抵抗特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源要件
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 電源シーケンス
          1. 6.10.2.2.1 パワーアップ シーケンシング
          2. 6.10.2.2.2 電源切断シーケンシング
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力クロック / 発振器
          1. 6.10.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  CPSW3G
          1. 6.10.5.1.1 CPSW3G MDIO のタイミング
          2. 6.10.5.1.2 CPSW3G RMII のタイミング
          3. 6.10.5.1.3 CPSW3G RGMII のタイミング
          4. 6.10.5.1.4 CPSW3G IOSET
        2. 6.10.5.2  DDRSS
        3. 6.10.5.3  ECAP
        4. 6.10.5.4  EPWM
        5. 6.10.5.5  EQEP
        6. 6.10.5.6  FSI
        7. 6.10.5.7  GPIO
        8. 6.10.5.8  GPMC
          1. 6.10.5.8.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.10.5.8.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.10.5.8.3 GPMC および NAND フラッシュ — 非同期モード
          4. 6.10.5.8.4 GPMC0 の IOSET (ALV)
        9. 6.10.5.9  I2C
        10. 6.10.5.10 MCAN
        11. 6.10.5.11 MCSPI
          1. 6.10.5.11.1 MCSPI — コントローラ モード
          2. 6.10.5.11.2 MCSPI — ペリフェラル モード
        12. 6.10.5.12 MMCSD
          1. 6.10.5.12.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.12.1.1 レガシー SDR モード
            2. 6.10.5.12.1.2 ハイスピード SDR モード
            3. 6.10.5.12.1.3 ハイスピード DDR モード
            4. 6.10.5.12.1.4 HS200 Mode
          2. 6.10.5.12.2 MMC1 - SD/SDIO インターフェイス
            1. 6.10.5.12.2.1 デフォルト速度モード
            2. 6.10.5.12.2.2 ハイスピード モード
            3. 6.10.5.12.2.3 UHS–I SDR12 モード
            4. 6.10.5.12.2.4 UHS–I SDR25 モード
            5. 6.10.5.12.2.5 UHS–I SDR50 モード
            6. 6.10.5.12.2.6 UHS–I DDR50 モード
            7. 6.10.5.12.2.7 UHS–I SDR104 モード
        13. 6.10.5.13 CPTS
        14. 6.10.5.14 OSPI
          1. 6.10.5.14.1 OSPI0 PHY モード
            1. 6.10.5.14.1.1 PHY データ トレーニング付き OSPI0
            2. 6.10.5.14.1.2 データ トレーニングなし OSPI0
              1. 6.10.5.14.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.10.5.14.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.10.5.14.2 OSPI0 タップ モード
            1. 6.10.5.14.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.14.2.2 OSPI0 タップ DDR のタイミング
        15. 6.10.5.15 PCIe
        16. 6.10.5.16 PRU_ICSSG
          1. 6.10.5.16.1 PRU_ICSSG プログラマブル リアルタイム ユニット (PRU)
            1. 6.10.5.16.1.1 PRU_ICSSG PRU 直接出力モードのタイミング
            2. 6.10.5.16.1.2 PRU_ICSSG PRU パラレル キャプチャ モードのタイミング
            3. 6.10.5.16.1.3 PRU_ICSSG PRU のシフト モードのタイミング
            4. 6.10.5.16.1.4 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイス
              1. 6.10.5.16.1.4.1 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング
          2. 6.10.5.16.2 PRU_ICSSG パルス幅変調(PWM)
            1. 6.10.5.16.2.1 PRU_ICSSG PWM のタイミング
          3. 6.10.5.16.3 PRU_ICSSG 産業用イーサネット ペリフェラル (IEP)
            1. 6.10.5.16.3.1 PRU_ICSSG IEP のタイミング
          4. 6.10.5.16.4 PRU_ICSSG UART (Universal Asynchronous Receiver/Transmitter)
            1. 6.10.5.16.4.1 PRU_ICSSG UART のタイミング
          5. 6.10.5.16.5 PRU_ICSSG 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.10.5.16.5.1 PRU_ICSSG ECAP のタイミング
          6. 6.10.5.16.6 PRU_ICSSG RGMII、MII_RT、スイッチ
            1. 6.10.5.16.6.1 PRU_ICSSG MDIO のタイミング
            2. 6.10.5.16.6.2 PRU_ICSSG MII のタイミング
            3. 6.10.5.16.6.3 PRU_ICSSG RGMII のタイミング
        17. 6.10.5.17 タイマ
        18. 6.10.5.18 UART
        19. 6.10.5.19 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
  8. 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-R5F サブシステム (R5FSS)
      2. 7.2.2 Arm Cortex-M4F (M4FSS)
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 プログラマブル リアルタイム ユニット サブシステムおよび産業用通信サブシステム (PRU_ICSSG)
    4. 7.4 その他のサブシステム
      1. 7.4.1 PDMA コントローラ
      2. 7.4.2 ペリフェラル
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  デュアル データ レート (DDR) 外部メモリ インターフェイス (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 汎用メモリ コントローラ (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC (エアコン) コントローラ
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 PCIe (Peripheral Component Interconnect Express)
        18. 7.4.2.18 シリアライザ / デシリアライザ (SerDes) PHY
        19. 7.4.2.19 リアルタイム割り込み (RTI/WWDT)
        20. 7.4.2.20 デュアル モード タイマ (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 ユニバーサル シリアル バス サブシステム (USBSS)
  9. アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 一般的な配線ガイドライン
      2. 8.2.2 DDR 基板の設計およびレイアウトのガイドライン
      3. 8.2.3 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.3.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.3.2 外部ボードのループバック
        3. 8.2.3.3 DQS (オクタル SPI デバイスでのみ使用可能)
      4. 8.2.4 USB VBUS 設計ガイドライン
      5. 8.2.5 システム電源監視設計ガイドライン
      6. 8.2.6 高速差動信号のルーティング ガイド
      7. 8.2.7 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
      2. 8.3.2 発振器のグランド接続
  10. デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
      1. 9.3.1 注意事項および警告に関する情報
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

ピン接続要件

このセクションでは、特定の接続要件を持つパッケージ ボールと、未使用のパッケージ ボールの接続要件について説明します。

注:

特に記述のない限り、すべての電源ボールには「推奨動作条件」セクションで規定されている電圧を供給する必要があります。

注:

「未接続のまま」または「接続なし」(NC) は、これらのデバイスのボール番号にいかなる信号トレースも接続できないことを意味します。

表 5-86 接続要件 (ALV パッケージ)
ボール番号 ボール名 接続要件
A20
D11
MCU_SAFETY_ERRORn
TRSTn
PCB 信号トレースが接続されており、かつ接続されたデバイスによってアクティブに駆動されていない場合、これらのボールに関連付けられた入力が有効なロジック Low レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して VSS に接続する必要があります。ボールに PCB 信号トレースが接続されていない場合、内部プルダウンを使用して、そのボールを有効なロジック Low レベルに保持できます。
D10
E10
B12
E18
B11
C11
C12
EMU0
EMU1
MCU_RESETz
RESET_REQz
TCK
TDI
TMS
PCB 信号トレースが接続されており、かつ接続されたデバイスによってアクティブに駆動されていない場合、これらのボールに関連付けられた入力が有効なロジック High レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源 (1) に接続する必要があります。ボールに PCB 信号トレースが接続されていない場合、内部プルアップを使用して、そのボールを有効なロジック High レベルに保持できます。
A18
B18
E9
A10
I2C0_SCL
I2C0_SDA
MCU_I2C0_SCL
MCU_I2C0_SDA
これらのボールに関連付けられた入力が有効なロジック High レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源 (1) に接続する必要があります。
T20
U21
T18
U20
U18
U19
V20
V21
V19
T17
R16
W20
W21
V18
Y21
Y20
GPMC0_AD0
GPMC0_AD1
GPMC0_AD2
GPMC0_AD3
GPMC0_AD4
GPMC0_AD5
GPMC0_AD6
GPMC0_AD7
GPMC0_AD8
GPMC0_AD9
GPMC0_AD10
GPMC0_AD11
GPMC0_AD12
GPMC0_AD13
GPMC0_AD14
GPMC0_AD15
目的のデバイスのブート モードを選択するため、これらのボールに関連付けられた入力が適切に有効なロジック High または Low レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源 (1) または VSS に接続する必要があります。
J13
G20
F20
E21,
D20
G21
F21
F19
E20
J15
J16
VDDA_ADC
ADC0_AIN0
ADC0_AIN1
ADC0_AIN2
ADC0_AIN3
ADC0_AIN4
ADC0_AIN5
ADC0_AIN6
ADC0_AIN7
ADC0_REFP
ADC0_REFN
ADC0 全体を使用しない場合、これらの各ボールを VSS に直接接続する必要があります。
G20
F20
E21
D20
G21
F21
F19
E20
ADC0_AIN0
ADC0_AIN1
ADC0_AIN2
ADC0_AIN3
ADC0_AIN4
ADC0_AIN5
ADC0_AIN6
ADC0_AIN7
VDDA_ADC が電源に接続されている場合、未使用のすべての ADC0_AIN[7:0] ボールは、抵抗を介して VSS にプルするか、VSS に直接接続する必要があります。
F7
G6
H7
J6,
K7
L6
J8
VDDS_DDR
VDDS_DDR
VDDS_DDR
VDDS_DDR
VDDS_DDR
VDDS_DDR
VDDS_DDR_C
DDRSS0 を使用しない場合、これらの各ボールを VSS に直接接続する必要があります。
H2
H1
J5
K5
F6
H4
D2
C5
E2
D4
D3
F2
J2
L5
J3
J4
K3
J1
M5
K4
G4
G5
G2
H3
H5
F1
E1
F4
F3
E3
E4
B2
M2
A3
A2
B5
A4
B3
C4
C2
B4
N5
L4
L2
M3
N4
N3
M4
N2
C1
B1
N1
M1
E5
F5
D5
DDR0_ACT_n
DDR0_ALERT_n
DDR0_CAS_n
DDR0_PAR
DDR0_RAS_n
DDR0_WE_n
DDR0_A0
DDR0_A1
DDR0_A2
DDR0_A3
DDR0_A4
DDR0_A5
DDR0_A6
DDR0_A7
DDR0_A8
DDR0_A9
DDR0_A10
DDR0_A11
DDR0_A12
DDR0_A13
DDR0_BA0
DDR0_BA1
DDR0_BG0
DDR0_BG1
DDR0_CAL0
DDR0_CK0
DDR0_CK0_n
DDR0_CKE0
DDR0_CKE1
DDR0_CS0_n
DDR0_CS1_n
DDR0_DM0
DDR0_DM1
DDR0_DQ0
DDR0_DQ1
DDR0_DQ2
DDR0_DQ3
DDR0_DQ4
DDR0_DQ5
DDR0_DQ6
DDR0_DQ7
DDR0_DQ8
DDR0_DQ9
DDR0_DQ10
DDR0_DQ11
DDR0_DQ12
DDR0_DQ13
DDR0_DQ14
DDR0_DQ15
DDR0_DQS0
DDR0_DQS0_n
DDR0_DQS1
DDR0_DQS1_n
DDR0_ODT0
DDR0_ODT1
DDR0_RESET0_n
DDRSS0 を使用しない場合、未接続のままにします。注:このリストの DDR0 ピンは、VDDS_DDR と VDDS_DDR_C が VSS に接続されている場合にのみ、未接続のままにできます。VDDS_DDR と VDDS_DDR_C を電源に接続する場合、『AM64x\AM243x DDR 基板の設計およびレイアウトのガイドライン』の定義に従って DDR0 ピンを接続する必要があります。
K13
H14
VDD_MMC0
VDD_DLL_MMC0
MMC0 を使用しない場合、これらの各ボールを VDD_CORE と同じ電源に接続する必要があります。
K14 VDDS_MMC0 MMC0 を使用しない場合、これらの各ボールを、デバイス電源シーケンス要件に違反しない任意の 1.8V 電源に接続する必要があります。
F18
G18
J21
G19
K20
J20
J18
J17
H17
H19
H18
G17
MMC0_CALPAD
MMC0_CLK
MMC0_CMD
MMC0_DS
MMC0_DAT0
MMC0_DAT1
MMC0_DAT2
MMC0_DAT3
MMC0_DAT4
MMC0_DAT5
MMC0_DAT6
MMC0_DAT7
MMC0 を使用しない場合、これらの各ボールを未接続のままにする必要があります。
H15
K15
VDDA_3P3_SDIO
CAP_VDDSHV_MMC1
SDIO_LDO が VDDSHV5 に電力を供給するのに使用されない場合、これらの各ボールを VSS に直接接続する必要があります。
P12
P13
P11
R14
VDDA_0P85_SERDES0
VDDA_0P85_SERDES0
VDDA_0P85_SERDES0_C
VDDA_1P8_SERDES0
SERDES0 を使用せず、かつデバイスのバウンダリ スキャン機能が必要な場合、これらの各ボールを有効な電源に接続する必要があります。SERDES0 を使用せず、かつデバイスのバウンダリ スキャン機能が不要な場合、これらの各ボールをそれぞれ VSS に直接接続することもできます。
T13
W16
W17
Y15
Y16
AA16
AA17
SERDES0_REXT
SERDES0_REFCLK0N
SERDES0_REFCLK0P
SERDES0_RX0_N
SERDES0_RX0_P
SERDES0_TX0_N
SERDES0_TX0_P
SERDES0 を使用しない場合、未接続のままにします。注:VDDA_0P85_SERDES0、VDDA_0P85_SERDES0_C、VDDA_1P8_SERDES0 が VSS に接続されている場合にのみ、SERDES0_REXT ピンを未接続のままにできます。VDDA_0P85_SERDES0、VDDA_0P85_SERDES0_C、VDDA_1P8_SERDES0 が電源に接続されている場合、適切な外付け抵抗を介して SERDES0_REXT ピンを VSS に接続する必要があります。
T12
R15
R13
VDDA_0P85_USB0
VDDA_1P8_USB0
VDDA_3P3_USB0
USB0 を使用しない場合、これらの各ボールを VSS に直接接続する必要があります。
AA20
AA19
U16
U17
T14
USB0_DM
USB0_DP
USB0_ID
USB0_RCALIB
USB0_VBUS
USB0 を使用しない場合、未接続のままにします。注:VDDA_0P85_USB0、VDDA_1P8_USB0、VDDA_3P3_USB0 が VSS に接続されている場合にのみ、USB0_RCALIB ピンを未接続のままにできます。VDDA_0P85_USB0、VDDA_1P8_USB0、VDDA_3P3_USB0 が電源に接続される場合、適切な外付け抵抗を介して USB0_RCALIB ピンを VSS に接続する必要があります。
K10 VMON_VSYS VMON_VSYS を使用しない場合、このボールを VSS に直接接続する必要があります。
K16
E12
F13
F14
VMON_1P8_MCU
VMON_1P8_SOC
VMON_3P3_MCU
VMON_3P3_SOC
SOC および SOC 電源レールの監視に VMON_1P8_MCU、VMON_1P8_SOC、VMON_3P3_MCU、VMON_3P3_SOC を使用しない場合でも、これらのボールをそれぞれの 1.8V および 3.3V 電源レールに接続する必要があります。
IO にどの電源が関連付けられているかを確認するには、「ピン属性」表を参照してください。

表 5-87 接続要件 (ALX パッケージ)
ボール番号 ボール名 接続要件
B20
B6
MCU_SAFETY_ERRORn
TRSTn
PCB 信号トレースが接続されており、かつ接続されたデバイスによってアクティブに駆動されていない場合、これらのボールが有効なロジック Low レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して VSS に接続する必要があります。ボールに PCB 信号トレースが接続されていない場合、内部プルダウンを使用して、そのボールを有効なロジック Low レベルに保持できます。
C5
B3
A5
C17
C6
A3
B4
EMU0
EMU1
MCU_RESETz
RESET_REQz
TCK
TDI
TMS
PCB 信号トレースが接続されており、かつ接続されたデバイスによってアクティブに駆動されていない場合、これらのボールが有効なロジック High レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源 (1) に接続する必要があります。ボールに PCB 信号トレースが接続されていない場合、内部プルアップを使用して、そのボールを有効なロジック High レベルに保持できます。
B16
B15
I2C0_SCL
I2C0_SDA
これらのボールが有効なロジック High レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源 (1) に接続する必要があります。
G17
H17
H21
F19
F21,
F20
H20
E21
G20
E20
VDDA_ADC
VDDA_ADC
ADC0_AIN0
ADC0_AIN1
ADC0_AIN2
ADC0_AIN3
ADC0_AIN4
ADC0_AIN5
ADC0_AIN6
ADC0_AIN7
ADC0 全体を使用しない場合、これらの各ボールを VSS に直接接続する必要があります。
H21
F19
F21
F20
H20
E21
G20
E20
ADC0_AIN0
ADC0_AIN1
ADC0_AIN2
ADC0_AIN3
ADC0_AIN4
ADC0_AIN5
ADC0_AIN6
ADC0_AIN7
VDDA_ADC が電源に接続されている場合、未使用のすべての ADC0_AIN[7:0] ボールは、抵抗を介して VSS にプルするか、VSS に直接接続する必要があります。
K15
J17
VDDA_3P3_SDIO
CAP_VDDSHV_MMC1
SDIO_LDO が VDDSHV5 に電力を供給するのに使用されない場合、これらの各ボールを VSS に直接接続する必要があります。
V16
U15
U16
VDDA_0P85_USB0
VDDA_1P8_USB0
VDDA_3P3_USB0
USB0 を使用しない場合、これらの各ボールを VSS に直接接続する必要があります。
AA17
AA16
Y17
W17
V18
USB0_DM
USB0_DP
USB0_ID
USB0_RCALIB
USB0_VBUS
USB0 を使用しない場合、未接続のままにします。
注:VDDA_0P85_USB0、VDDA_1P8_USB0、VDDA_3P3_USB0 が VSS に接続されている場合にのみ、USB0_RCALIB ピンを未接続のままにできます。VDDA_0P85_USB0、VDDA_1P8_USB0、VDDA_3P3_USB0 が電源に接続される場合、適切な外付け抵抗を介して USB0_RCALIB ピンを VSS に接続する必要があります。
G13 VMON_VSYS VMON_VSYS を使用しない場合、このボールを VSS に直接接続する必要があります。
F14
E15
VMON_1P8_SOC
VMON_3P3_SOC
SOC 電源レールの監視に VMON_1P8_SOC と VMON_3P3_SOC を使用しない場合でも、これらのボールをそれぞれの 1.8V および 3.3V 電源レールに接続する必要があります。
IO にどの電源が関連付けられているかを確認するには、「ピン属性」表を参照してください。

注:

内部プル抵抗は駆動力が弱いため、動作条件によっては有効なロジック レベルを維持するのに十分な電流を供給できない場合があります。この状況は、逆のロジック レベルへのリークがある部品に接続されている場合や、内部抵抗によって有効なロジック レベルにプルされているだけのボールに接続された信号トレースに外部ノイズ源が結合した場合に発生することがあります。そのため、外付けプル抵抗を使って、ボールの有効なロジック レベルを保持することを推奨します。

デバイス IO の多くはデフォルトでオフになっているため、ソフトウェアで各 IO が初期化されるまで、接続されているすべてのデバイスの入力を有効なロジック状態に保持するために、外部プル抵抗が必要になる場合があります。構成可能なデバイス IO の状態は、「ピン属性」表の「リセット時のボールの状態 (RX/TX/PULL)」と「リセット後のボールの状態 (RX/TX/PULL)」列に定義されています。入力バッファ (RX) がオフになっている IO は、フローティング状態にしても、本デバイスに損傷を与えません。ただし、入力バッファ (RX) がオンになっている IO は、VILSS と VIHSS の間の電位にフローティングさせることはできません。これらのレベルの間の電位に入力をフローティングさせた場合、入力バッファは、IO セルに損傷を与える可能性がある大電流状態に入ることがあります。