JAJSLT6G April 2021 – May 2024 AM2431 , AM2432 , AM2434
PRODUCTION DATA
表 6-105、図 6-85、表 6-106、図 6-86 に、OSPI0 タップ DDR モードのタイミング要件とスイッチング特性を示します。
番号 | モード | 最小値 | 最大値 | 単位 | ||
---|---|---|---|---|---|---|
O13 | tsu(D-CLK) | セットアップ時間、OSPI0_D[7:0] 有効からアクティブ OSPI0_CLK エッジまで | ループバックなし | (17.04 - (0.975T(1)R(2))) | ns | |
O14 | th(CLK-D) | ホールド時間、アクティブ OSPI0_CLK エッジから OSPI0_D[7:0] 有効の間 | ループバックなし | (- 3.16 + (0.975T(1)R(2))) | ns |
番号 | パラメータ | モード | 最小値 | 最大値 | 単位 | |
---|---|---|---|---|---|---|
O1 | tc(CLK) | サイクル時間、OSPI0_CLK | 40 | ns | ||
O2 | tw(CLKL) | パルス幅、OSPI0_CLK low | ((0.475P(1)) - 0.3) | ns | ||
O3 | tw(CLKH) | パルス幅、OSPI0_CLK high | ((0.475P(1)) - 0.3) | ns | ||
O4 | td(CSn-CLK) | 遅延時間、OSPI0_CSn[3:0] アクティブ エッジから OSPI0_CLK 立ち上がりエッジまで | ((0.475P(1)) + ((0.975M(2)R(5)) - 1) | ((0.525P(1)) + (1.025M(2)R(5)) + 1) | ns | |
O5 | td(CLK-CSn) | 遅延時間、OSPI0_CLK 立ち上がりエッジから OSPI0_CSn[3:0] 非アクティブ エッジまで | ((0.475P(1)) + (0.975N(3)R(5)) - 1) | ((0.525P(1)) + (1.025N(3)R(5)) + 1) | ns | |
O6 | td(CLK-D) | 遅延時間、OSPI0_CLK アクティブ エッジから OSPI0_D[7:0] 遷移まで | (- 5.04 + (0.975(T(4) + 1)R(5)) - (0.525P(1))) |
(3.64 + (1.025(T(4) + 1)R(5)) - (0.475P(1))) |
ns |