JAJSOB8B March 2023 – April 2024 ADS127L21
PRODUCTION DATA
ADC クロック回路のブロック図を、図 7-6 に示します。ADC は、CLK ピンに印加される外部クロック信号、または内部発振器によって動作します。クロックの動作は、CONFIG3 レジスタの CLK_SEL ビットで行われます。クロック分周器の出力から ADC のシステム クロック (fCLK) が生成されます。システム クロックの周波数をさらに 2 分周して、変調器のクロック (fMOD) が生成されます。
必要に応じて、クロック分周器を使用して、選択した速度モードに適切な周波数をプログラムします。それぞれの速度モードの公称クロック周波数と、最小 OSR 設定での対応データ レートを、表 7-3 に示します。2 分周または 16 分周のクロック分周係数により、すべての速度モードの低レイテンシ フィルタ OSR 値が、強制的に中速度モードの値になります。速度モードの OSR 値の一覧については、表 8-12 を参照してください。
速度モード | クロック周波数 (MHz) | 最大定格データ レート (kSPS) | |
---|---|---|---|
広帯域フィルタ | 低レイテンシ フィルタ | ||
最高速度 | 32.768 | 512 | 1365.3 |
High | 25.6 | 400 | 1066.6 |
中速度 | 12.8 | 200 | 533.3 |
低速度 | 3.2 | 50 | 133.333 |