JAJSOB8B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≤ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

9.3 電源に関する推奨事項

ADC には 3 つのアナログ電源と 1 つのデジタル電源があります。これらの電源は任意の順序でシーケンシングでき、電源電圧のランプ レートが低速でも高速でも対応できます。ただし、どのような状況でも、アナログ入力とデジタル入力は、対応する AVDD1 と AVSS (アナログの場合)、または IOVDD (デジタルの場合) 電源電圧を超えないようにする必要があります。

電源電圧 AVDD1 および AVSS により、アナログ入力の範囲が設定されます。バイポーラ入力信号は、バイポーラ電源電圧 (たとえば AVDD1 = 2.5V、AVSS = -2.5V) を使用する場合のみ可能です。ユニポーラ入力信号は、ユニポーラ電源電圧 (たとえば AVDD1 = 5V、AVSS = DGND) を使用すれば可能です。中速度および低速度モードでの動作では、AVDD1 を 3.3V および 3V (公称) で動作させて消費電力を削減することもできます。

AVDD2 電源電圧は、AVSS を基準にしています。IOVDD 電源電圧は、DGND を基準にしています。1 つのアプリケーション オプションは、AVSS = DGND として、すべての電源で 5V の単一電圧を使用することです。中速度および低速度モードでは、すべての電源で単一の 3.3V および 3V 電圧オプションを使用できます。AVDD1、AVSS、AVDD2、IOVDD の可能な電源電圧を、表 9-7 に示します。すべての電圧は公称値です。

表 9-7 電源の構成
モード アナログ構成 AVDD1 - DGND AVSS - DGND AVDD2 - DGND IOVDD - DGND
最高速度 ユニポーラ 5V 0V 1.8V～5V 1.8V～5V
バイポーラ 2.5V -2.5V 0V～2.5V 1.8V～5V
高速度 ユニポーラ 5V 0V 1.8V～5V 1.8V～5V
バイポーラ 2.5V -2.5V 0V～2.5V 1.8V～5V
中速度 ユニポーラ 3.3V～5V 0V 1.8V～5V 1.8V～5V
バイポーラ 1.65V～2.5V -1.65V～-2.5V 0.15V～2.5V 1.8V～5V
低速度 ユニポーラ 3V～5V 0V 1.8V～5V 1.8V～5V
バイポーラ 1.5V～2.5V -1.5V～-2.5V 0.3V～2.5V 1.8V～5V

データシートの性能を実現するには、デバイスのピンで電源バイパスが不可欠です。また ADC には、CAPA および CAPD ピンと、アナログ入力ピンおよびリファレンス ピン用のコンデンサも必要です。小さい値のコンデンサを、短い直接の配線により、デバイスのピンの近くに配置します。

デバイスのピンの推奨バイパス コンポーネントは次のとおりです。

  1. AVDD1 から AVSS へ：ピン間に 1μF と 0.1μF のコンデンサを並列に組み合わせます
  2. AVDD2 から AVSS へ：ピン間に 1μF と 0.1μF のコンデンサを並列に組み合わせます
  3. IOVDD から DGND へ：ピン間に 1μF と 0.1μF のコンデンサを並列に組み合わせます
  4. CAPA から AVSS へ：ピン間に 1μF のコンデンサを配置します
  5. CAPD から DGND へ：ピン間に 1μF のコンデンサを配置します
  6. REFP、REFN：ピン間に 1μF と 0.1μF のコンデンサを並列に組み合わせます
  7. AINP、AINN：一般的な推奨事項として、22Ω の抵抗を直列接続し、ピン間に 2.2nF、各ピンから AVSS へ 220pF を接続します

ユニポーラ電源での動作用に構成されたデバイスの部品配置を、図 9-13 に示します。

ADS127L21 デバイスの推奨されるコンデンサ バイパス図 9-13 デバイスの推奨されるコンデンサ バイパス