JAJSOB8B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≤ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
7.3.5.1.5 FIR3 フィルタ段

FIR3 フィルタは、プリセットまたはプログラム可能な係数を使用します。FIR3 フィルタには、フィルタ x2 デシメーションのバイパスを含むバイパス オプションがあります。FIR3 フィルタの通常の構造を、図 7-13 に示します。

ADS127L21 FIR3 フィルタの構造図 7-13 FIR3 フィルタの構造

FIR3 フィルタは 128 のタップで構成され、固定の 2 分周の間引きを使用して最終的なデータ レート低減を実行します。係数は符号付き 1.31 形式の 32 ビット整数値で、MSB が符号ビットです。このビットは、–1 (80000000h) から 1 – 1/231 (7FFFFFFh) までの 範囲の 10 進数を表します 。これらの係数は一般に、合計するとユニティとなり、パスバンドのゲインは 0dB になるよう設計されます。タップ数が少ない場合は、最後の係数に 0 値をパッドします。

ADC は 128 タップを使用するため、最初の変換のレイテンシ時間は 75 / fDATA + 16 / fCLK です。これに対し、プリセットされた係数では 68 / fDATA + 16 / fCLK です。ただし、フィルタの群遅延はフィルタの係数の設計によって定義されます。

FLTR_OSR[4:0] レジスタ ビットは、広帯域フィルタ全体の OSR と最終データ レートをプログラムします。FLTR_SEL[2:0] レジスタ ビット = 000b はデフォルトの係数動作を選択し、111b はプログラム可能な係数動作を選択します。詳細については、FILTER1 レジスタを参照してください。

FIR3 フィルタのプログラム可能な係数は、FIR_BANK レジスタに書き込まれます。このレジスタは単一アドレス (アドレス 13h) で、128 の係数値、合計 512 バイトを格納します。係数を読み書きするには、同じレジスタ アドレスに対して読み取りまたは書き込み操作を繰り返します。デバイスは、バイトの読み取りまたは書き込み動作が完了するたびに、メモリ ポインタを次の内部メモリ位置まで自動的にインクリメントします。表 7-8 に示すように、最初にアクセスされるバイトは 127 番目の係数 (h127) の MSB、続いて MSB-1、MSB-2、LSB バイトがアクセスされます。その次は 126 番目の係数の MSB がアクセスされ、以下この順にアクセスが続きます。読み取り / 書き込み動作の最後のバイト (バイト 512) は、係数 h0 の LSB です。読み取りまたは書き込み動作中に、レジスタのアドレスのいずれかが別のアドレスに変更された場合、係数ポインタは最初のメモリ位置 (h127 の MSB) にリセットされます。書き込み動作中に SPI CRC エラーが発生した場合、STATUS1 レジスタの SPI_ERR ビットをクリアします。この操作により、係数の読み取りまたは書き込み動作を最初から再開します。

フィルタ係数の読み取りまたは書き込みを行うときは、SPI フレーム間に 10 × tCLK 以上の遅延時間が必要です。フィルタ係数を書き込んでから、ADC を同期します。

表 7-6 FIR3 の係数アップロードのバイト シーケンス (レジスタ アドレス = 13h)
FIR3 の係数 バイト シーケンス バイト
h127 1、2、3、4 MSB、MSB-1、MSB-2、LSB
h126 5、6、7、8 MSB、MSB-1、MSB-2、LSB
··· ··· ···
h0 509、510、511、512 MSB、MSB-1、MSB-2、LSB