JAJSOO8B June 2022 – June 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1
PRODUCTION DATA
このデバイスの DDR サブシステムは、DDR コントローラ、DDR PHY、およびこれらのブロックをデバイスに統合するラッパー ロジックで構成されています。DDR サブシステムは DDRSS0 と呼ばれ、プログラムやデータの保存に利用できる外部 SDRAM デバイスとのインターフェイスを提供するために使用されます。DDRSS0 は CBASS0 インターコネクト経由でアクセスします。
詳細については 、デバイスのテクニカル リファレンス マニュアルで「ペリフェラル」の章にある「DDR サブシステム」セクションを参照してください。