JAJSOO8B June 2022 – June 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1
PRODUCTION DATA
OSPI0 には、PHY モードと Tap モードの 2 つのデータ キャプチャ モードがあります。
PHY モードでは、内部基準クロックを使用して DLL ベースの PHY 経由でデータを送受信します。各基準クロック サイクルはシングル データ レート (SDR) 転送の場合は OSPI0_CLK の 1 サイクル、ダブル データ レート (DDR) 転送の場合は OSPI0_CLK の半サイクルを生成します。PHY モードは、受信データ キャプチャ クロックについて 4 つのクロック トポロジをサポートしています。内部 PHY ループバック - 内部基準クロックを PHY 受信データ キャプチャ クロックとして使用します。内部パッド ループバック - OSPI0_LBCLKO ピンから PHY にループバックされた OSPI0_LBCLKO を PHY 受信データ キャプチャ クロックとして使用します。外部ボード ループバック - OSPI0_DQS ピンから PHY にループバックされた OSPI0_LBCLKO を PHY 受信データ キャプチャ クロックとして使用します。DQS - 接続されたデバイスからの DQS 出力を PHY 受信データ キャプチャ クロックとして使用します。内部パッド ループバックおよび DQS クロッキング トポロジを使用する場合、SDR 転送はサポートされません。内部 PHY ループバックまたは内部パッド ループバック クロッキング トポロジを使用する場合、DDR 転送はサポートされません。
TAP モードは、選択可能なタップと共に内部基準クロックを使用して、OSPI0_CLK に対する、データの送受信キャプチャ遅延を調整します。OSPI0_CLK は、SDR 転送では内部基準クロックの 4 分周、DDR 転送では内部基準クロックの 8 分周です。TAP モードは、受信データ キャプチャ クロックに対して 1 つのクロック トポロジのみをサポートします。ループバックなし - 内部基準クロックを TAP 受信データ キャプチャ クロックとして使用します。このクロッキング トポロジは 200MHz の最大内部基準クロック レートをサポートし、SDR モードでは 50 MHz、DDR モードでは 25 MHz までの OSPI0_CLK レートを生成します。
詳細については、デバイスのテクニカル リファレンス マニュアルで「ペリフェラル」の章にある「オクタル シリアル ペリフェラル インターフェイス (OSPI)」セクションを参照してください。
デバイスのオクタル シリアル ペリフェラル インターフェイスの機能および追加の説明情報については、「信号の説明」および「詳細説明」の対応するサブセクションを参照してください。
セクション 7.11.5.18.1 はPHY モードに関連する、セクション 7.11.5.18.2 はタップ モードに関連するタイミング要件とスイッチング特性を定義します。
表 7-111 に、OSPI0 のタイミング条件を示します。
| パラメータ | モード | 最小値 | 最大値 | 単位 | ||
|---|---|---|---|---|---|---|
| 入力条件 | ||||||
| SRI | 入力スルーレート | 1 | 6 | V/ns | ||
| 出力条件 | ||||||
| CL | 出力負荷容量 | 3 | 10 | pF | ||
| PCB 接続要件 | ||||||
| td(Trace Delay) | OSPI0_CLK パターンの伝搬遅延 | ループバックなし 内部 PHY ループバック 内部パッド ループバック |
450 | ps | ||
| OSPI0_LBCLKO パターンの伝搬遅延 | 外部ボードのループバック | 2L(1) - 30 | 2L(1) + 30 | ps | ||
| OSPI0_DQS パターンの伝搬遅延 | DQS | L(1) - 30 | L(1) + 30 | ps | ||
| td(Trace Mismatch Delay) | OSPI0_CLK に対する OSPI0_D[7:0] および OSPI0_CSn[3:0] の伝搬遅延ミスマッチ | すべてのモード | 60 | ps | ||