表 7-50 JTAG のタイミング条件
パラメータ |
最小値 |
最大値 |
単位 |
入力条件 |
SRI |
入力スルーレート |
0.5 |
2.0 |
V/ns |
出力条件 |
CL |
出力負荷容量 |
5 |
15 |
pF |
PCB 接続要件 |
td(Trace Delay) |
各パターンの伝搬遅延 |
83.5 |
1000(1) |
ps |
td(Trace Mismatch Delay) |
すべてのパターンにわたる伝搬遅延の不整合 |
|
100 |
ps |
(1) JTAG 信号トレースに関連する最大伝搬遅延は、最大 TCK 動作周波数に大きな影響を及ぼします。トレース遅延をこの値より大きくすることも可能ですが、追加のトレース遅延を考慮して TCK の動作周波数を下げる必要があります。
表 7-51 JTAG のタイミング要件 図 7-40 参照
番号 |
|
最小値 |
最大値 |
単位 |
J1 |
tc(TCK) |
最小サイクル時間、TCK |
40(1) |
|
ns |
J2 |
tw(TCKH) |
最小パルス幅、TCK High |
0.4P(2) |
|
ns |
J3 |
tw(TCKL) |
最小パルス幅、TCK Low |
0.4P(2) |
|
ns |
J4 |
tsu(TDI-TCK) |
最小入力セットアップ時間、TDI 有効から TCK High まで |
2 |
|
ns |
tsu(TMS-TCK) |
最小入力セットアップ時間、TMS 有効から TCK High まで |
2 |
|
ns |
J5 |
th(TCK-TDI) |
最小入力ホールド時間、TCK High から TDI 有効の間 |
3 |
|
ns |
th(TCK-TMS) |
最小入力ホールド時間、TCK High から TMS 有効の間 |
3 |
|
ns |
(1) 最大 TCK 動作周波数は、接続されているデバッガについて、以下のタイミング要件とスイッチング特性を想定しています。デバッガがこれらの想定値のいずれかを上回る場合、適切なタイミング マージンを確保するために、TCK の動作周波数を下げる必要があります。
- TCK の立ち上がりエッジを基準とした最小 TDO セットアップ時間は 2ns
- TCK の立ち下がりエッジを基準とした TDI および TMS の出力遅延範囲は -12.9ns〜13.9ns
(2) P = TCK サイクル時間 (ns)
表 7-52 JTAG のスイッチング特性 図 7-40 参照
番号 |
パラメータ |
最小値 |
最大値 |
単位 |
J6 |
td(TCKL-TDOI) |
最小遅延時間、TCK Low から TDO 無効まで |
0 |
|
ns |
J7 |
td(TCKL-TDOV) |
最大遅延時間、TCK Low から TDO 有効まで |
|
12 |
ns |