JAJSOS8E September   2013  – July 2024 SN74LV1T00

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 関連製品
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 スイッチング特性
    7. 6.7 動作特性
    8. 6.8 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 クランプ ダイオード構造
      2. 8.3.2 平衡化された CMOS プッシュプル出力
      3. 8.3.3 LVxT 拡張入力電圧
        1. 8.3.3.1 降圧変換
        2. 8.3.3.2 昇圧変換
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 電源に関する推奨事項
    2. 9.2 レイアウト
      1. 9.2.1 レイアウトのガイドライン
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.3 LVxT 拡張入力電圧

SN74LV1T00 は、 テキサス・インスツルメンツの電圧レベル変換機能内蔵 LVxT ロジック デバイス ファミリの製品です。このデバイス ファミリは、昇圧変換に対応するための小さい入力電圧スレッショルドと、降圧変換に対応するための最大 5.5V レベルの信号に耐える入力を持つように設計されています。正常に機能させるには、High 入力状態では規定の VIH(MIN) レベル以上、Low 入力状態では規定の VIL(MAX) 以下に入力信号を保持する必要があります。図 8-2 に、LVxT デバイス ファミリの VIH および VIL レベル (代表値) と一般的な CMOS デバイスの電圧レベルを比較のために示します。

入力は高インピーダンスであり、通常は「電気的特性」に示されている入力容量と並列の抵抗としてモデル化されます。 ワースト ケースの抵抗は、「絶対最大定格」に示されている最大入力電圧と、「電気的特性」に示されている最大入力リーク電流からオームの法則 (R = V ÷ I) を使用して計算されます。

「推奨動作条件」表の入力遷移レートで定義されているように、有効な論理状態の間を入力信号が素早く遷移する必要があります。 この仕様を満たさないと、消費電力が過剰になり、発振の原因となる可能性があります。詳細については、『低速またはフローティング CMOS 入力の影響』アプリケーション レポートを参照してください。

動作中は片時も、入力をオープンのままにすることはできません。未使用の入力は、有効な High または Low 電圧レベルで終端する必要があります。システムが入力を常にアクティブに駆動している訳ではない場合、システムが入力をアクティブに駆動していないときに有効な入力電圧を与えるため、プルアップまたはプルダウン抵抗を追加できます。抵抗値は複数の要因で決まりますが、10kΩ の抵抗が推奨され、通常はすべての要件を満たします。

SN74LV1T00 LVxT の入力電圧レベル図 8-2 LVxT の入力電圧レベル