6.10.2.3 MCU とメインドメインの結合パワーダウンシーケンス

図 6-4 に、このデバイスのパワーダウンシーケンスを示します。

AM69A AM69 MCU とメインドメインの結合、プライマリパワーダウンシーケンス

A. タイムスタンプの記号：

T0 – MCU_PORz および PORz を Low にアサートして、すべてのプロセッサリソースを安全な状態にします。(0 ms)
T1 – メイン DDR、SRAM コア、および SRAM CPU 電源がランプダウンを開始します。(0.5ms)
T2 – 低電圧コア電源がランプダウンを開始します。(2.5 ms)
T3 - 1.8V 電圧がランプダウンを開始します。(3.0 ms)
T4 – 3.3V 電圧がランプダウンを開始します。(3.5 ms)

B. 3.3V デジタルインターフェイスをサポートするために 3.3V が供給される、いずれかの MCU またはメインデュアル電圧 IO ドメイン (VDDSHVn_MCU または VDDSHVn)。

C. 1.8V デジタルインターフェイスをサポートするために 1.8V が供給される、いずれかの MCU またはメインデュアル電圧 IO ドメイン(VDDSHVn_MCU または VDDSHVn)。

D. VDDSHV5 は、SD メモリカード用の MMC1 信号処理をサポートしています。規格準拠の高速 SD カード動作には、デュアル電圧 (3.3V/1.8V) 電源レールが必要です。SD カードが不要な場合や、3.3V 固定動作の標準データレートが許容される場合は、このドメインをデジタル IO 3.3V 電源レールにグループ化できます。SD カードが固定 1.8V で動作できる場合は、このドメインをデジタル IO 1.8V 電源レールにグループ化できます。

E. VDDA_3P3_USB は、USB 2.0 差動インターフェイス信号伝達に使用される 3.3V アナログドメインです。最良のシグナルインテグリティを実現して USB データアイマスクに準拠するために、低ノイズのアナログ電源を推奨します。USB インターフェイスが不要な場合や、データビットエラーが許容される場合は、直接または電源フィルタ経由で、このドメインを 3.3V デジタル IO 電源レールにグループ化できます。

F. VDDA_1P8_<clk/pll/ana> は、クロック発振器、PLL、およびアナログ回路をサポートする 1.8V アナログドメインであり、最適な性能を得るために低ノイズ電源が必要です。高周波スイッチングノイズがクロック、PLL、DLL 信号のジッタ性能に悪影響を及ぼす可能性があるため、デジタルの VDDSHVN_MCU と VDDSHVn IO ドメインを結合することは推奨しません。アナログ VDDA_1p8_<phy> ドメインの結合は避けるべきですが、グループ化する場合は、インラインフェライトビーズで電源をフィルタリングする必要があります。

G. VDDA_1P8_<phy> は、複数のシリアル PHY インターフェイスをサポートする 1.8V アナログドメインです。最良のシグナルインテグリティ、インターフェイス性能、仕様準拠を実現するため、低ノイズのアナログ電源を推奨します。これらのインターフェイスのいずれかが不要であるか、またはデータビットエラーや非準拠動作が許容できる場合には、直接またはインライン電源フィルタ経由で、このドメインをデジタル IO 1.8V 電源レールにグループ化できます。

H. VDDA_0P8_<dll/pll> は、PLL および DLL 回路をサポートする 0.8V アナログドメインであり、最適な性能を得るために低ノイズ電源が必要です。高周波スイッチングノイズが PLL および DLL 信号のジッタ性能に悪影響を及ぼす可能性があるため、これらのドメインを他の 0.8V ドメインと結合することは推奨しません。

I. いずれかの電圧がランプダウンを開始する前に、SoC リソースが安全な状態に確実に移行できるようにするため、MCU_PORz および PORz を少なくとも TΔ1 = 200μs の間 Low にアサートする必要があります。

図 6-4 MCU とメインドメインの結合、プライマリパワーダウンシーケンス

6.10.2.3 MCU とメイン ドメインの結合パワーダウン シーケンス

6.10.2.3 MCU とメインドメインの結合パワーダウンシーケンス