JAJSQ13C February   2023  – June 2024 AM69 , AM69A

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      10
      2.      11
    3. 5.3 信号の説明
      1.      13
      2. 5.3.1  ADC
        1. 5.3.1.1 MCU ドメイン
          1.        16
          2.        17
          3.        18
      3. 5.3.2  DDRSS
        1. 5.3.2.1 メイン ドメイン
          1.        21
          2.        22
          3.        23
          4.        24
      4. 5.3.3  GPIO
        1. 5.3.3.1 メイン ドメイン
          1.        27
        2. 5.3.3.2 WKUP ドメイン
          1.        29
      5. 5.3.4  I2C
        1. 5.3.4.1 メイン ドメイン
          1.        32
          2.        33
          3.        34
          4.        35
          5.        36
          6.        37
          7.        38
        2. 5.3.4.2 MCU ドメイン
          1.        40
          2.        41
        3. 5.3.4.3 WKUP ドメイン
          1.        43
      6. 5.3.5  I3C
        1. 5.3.5.1 MCU ドメイン
          1.        46
      7. 5.3.6  MCAN
        1. 5.3.6.1 メイン ドメイン
          1.        49
          2.        50
          3.        51
          4.        52
          5.        53
          6.        54
          7.        55
          8.        56
          9.        57
          10.        58
          11.        59
          12.        60
          13.        61
          14.        62
          15.        63
          16.        64
          17.        65
          18.        66
        2. 5.3.6.2 MCU ドメイン
          1.        68
          2.        69
      8. 5.3.7  MCSPI
        1. 5.3.7.1 メイン ドメイン
          1.        72
          2.        73
          3.        74
          4.        75
          5.        76
          6.        77
          7.        78
        2. 5.3.7.2 MCU ドメイン
          1.        80
          2.        81
      9. 5.3.8  UART
        1. 5.3.8.1 メイン ドメイン
          1.        84
          2.        85
          3.        86
          4.        87
          5.        88
          6.        89
          7.        90
          8.        91
          9.        92
          10.        93
        2. 5.3.8.2 MCU ドメイン
          1.        95
        3. 5.3.8.3 WKUP ドメイン
          1.        97
      10. 5.3.9  MDIO
        1. 5.3.9.1 メイン ドメイン
          1.        100
          2.        101
        2. 5.3.9.2 MCU ドメイン
          1.        103
      11. 5.3.10 UFS
        1. 5.3.10.1 メイン ドメイン
          1.        106
      12. 5.3.11 CPSW2G
        1. 5.3.11.1 メイン ドメイン
          1.        109
        2. 5.3.11.2 MCU ドメイン
          1.        111
      13. 5.3.12 SGMII
        1. 5.3.12.1 メイン ドメイン
          1.        114
      14. 5.3.13 ECAP
        1. 5.3.13.1 メイン ドメイン
          1.        117
          2.        118
          3.        119
      15. 5.3.14 EQEP
        1. 5.3.14.1 メイン ドメイン
          1.        122
          2.        123
          3.        124
      16. 5.3.15 EPWM
        1. 5.3.15.1 メイン ドメイン
          1.        127
          2.        128
          3.        129
          4.        130
          5.        131
          6.        132
          7.        133
      17. 5.3.16 USB
        1. 5.3.16.1 メイン ドメイン
          1.        136
      18. 5.3.17 ディスプレイ ポート
        1. 5.3.17.1 メイン ドメイン
          1.        139
      19. 5.3.18 PCIE
        1. 5.3.18.1 メイン ドメイン
          1.        142
      20. 5.3.19 SERDES
        1. 5.3.19.1 メイン ドメイン
          1.        145
          2.        146
          3.        147
          4.        148
      21. 5.3.20 DSI
        1. 5.3.20.1 メイン ドメイン
          1.        151
          2.        152
      22. 5.3.21 CSI
        1. 5.3.21.1 メイン ドメイン
          1.        155
          2.        156
          3.        157
      23. 5.3.22 MCASP
        1. 5.3.22.1 メイン ドメイン
          1.        160
          2.        161
          3.        162
          4.        163
          5.        164
      24. 5.3.23 DMTIMER
        1. 5.3.23.1 メイン ドメイン
          1.        167
        2. 5.3.23.2 MCU ドメイン
          1.        169
      25. 5.3.24 CPTS
        1. 5.3.24.1 メイン ドメイン
          1.        172
        2. 5.3.24.2 MCU ドメイン
          1.        174
      26. 5.3.25 DSS
        1. 5.3.25.1 メイン ドメイン
          1.        177
      27. 5.3.26 GPMC
        1. 5.3.26.1 メイン ドメイン
          1.        180
      28. 5.3.27 MMC
        1. 5.3.27.1 メイン ドメイン
          1.        183
          2.        184
      29. 5.3.28 OSPI
        1. 5.3.28.1 MCU ドメイン
          1.        187
          2.        188
      30. 5.3.29 Hyperbus
        1. 5.3.29.1 MCU ドメイン
          1.        191
      31. 5.3.30 エミュレーションおよびデバッグ
        1. 5.3.30.1 メイン ドメイン
          1.        194
          2.        195
      32. 5.3.31 システム、その他
        1. 5.3.31.1 ブート モードの構成
          1.        198
        2. 5.3.31.2 クロック
          1.        200
          2.        201
        3. 5.3.31.3 システム
          1.        203
          2.        204
        4. 5.3.31.4 EFUSE
          1.        206
        5. 5.3.31.5 VMON
          1.        208
      33. 5.3.32 電源
        1.       210
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  パワー オン時間 (POH) の制限
    4. 6.4  推奨動作条件
    5. 6.5  動作性能の特長
    6. 6.6  電気的特性
      1. 6.6.1  I2C オープン ドレイン フェイルセーフ (I2C OD FS) の電気的特性
      2. 6.6.2  フェイルセーフ リセット (FS Reset) の電気的特性
      3. 6.6.3  HFOSC/LFOSC の電気的特性
      4. 6.6.4  eMMCPHY の電気的特性
      5. 6.6.5  SDIO の電気的特性
      6. 6.6.6  CSI2/DSI D-PHY の電気的特性
      7. 6.6.7  ADC12B の電気的特性
      8. 6.6.8  LVCMOS の電気的特性
      9. 6.6.9  USB2PHY の電気的特性
      10. 6.6.10 SerDes 2-L-PHY/4-L-PHY の電気的特性
      11. 6.6.11 UFS M-PHY の電気的特性
      12. 6.6.12 eDP/DP AUX-PHY の電気的特性
      13. 6.6.13 DDR0 の電気的特性
    7. 6.7  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.7.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.7.2 ハードウェア要件
      3. 6.7.3 プログラミング シーケンス
      4. 6.7.4 ハードウェア保証への影響
    8. 6.8  熱抵抗特性
      1. 6.8.1 ALY パッケージの熱抵抗特性
      2. 6.8.2 AND パッケージの熱抵抗特性
    9. 6.9  温度センサの特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源シーケンス
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 MCU およびメイン ドメインの結合パワーアップ シーケンシング
        3. 6.10.2.3 MCU とメイン ドメインの結合パワーダウン シーケンス
        4. 6.10.2.4 MCU およびメイン ドメインの分離パワーアップ シーケンシング
        5. 6.10.2.5 MCU およびメイン ドメインの分離パワーダウン シーケンス
        6. 6.10.2.6 独立した MCU およびメイン ドメイン、MCUのみ状態への移行および復帰シーケンス
        7. 6.10.2.7 独立した MCU およびメイン ドメイン、DDR 保持状態への移行および復帰
        8. 6.10.2.8 独立した MCU とメイン ドメイン、GPIO 保持への移行および復帰シーケンス
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力および出力クロック / 発振器
          1. 6.10.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.10.4.1.3 補助 OSC1 内部発振器クロック ソース
            1. 6.10.4.1.3.1 負荷容量
            2. 6.10.4.1.3.2 シャント容量
          4. 6.10.4.1.4 補助 OSC1 LVCMOS デジタル クロック ソース
          5. 6.10.4.1.5 補助 OSC1 未使用
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 モジュールおよびペリフェラル クロックの周波数
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK のタイミング要件
          2. 6.10.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.10.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.10.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G MDIO インターフェイスのタイミング
          2. 6.10.5.2.2 CPSW2G RMII のタイミング
            1. 6.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK のタイミング要件 – RMII モード
            2. 6.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RX_ER のタイミング要件 – RMII モード
            3. 6.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0]、RMII[x]_TX_EN のスイッチング特性 – RMII モード
          3. 6.10.5.2.3 CPSW2G RGMII のタイミング
            1. 6.10.5.2.3.1 RGMII[x]_RXC のタイミング要件 – RGMII モード
            2. 6.10.5.2.3.2 RGMII[x]_RD[3:0]、 RGMII[x]_RCTL の CPSW2G タイミング要件 – RGMII モード
            3. 6.10.5.2.3.3 CPSW2G RGMII[x]_TXC のスイッチング特性 – RGMII モード
            4. 6.10.5.2.3.4 RGMII[x]_TD[3:0]、 RGMII[x]_TX_CTL のスイッチング特性 – RGMII モード
        3. 6.10.5.3  CSI-2
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  DSS
        6. 6.10.5.6  eCAP
          1. 6.10.5.6.1 eCAP のタイミング要件
          2. 6.10.5.6.2 eCAP のスイッチング特性
        7. 6.10.5.7  EPWM
          1. 6.10.5.7.1 eHRPWM のタイミング要件
          2. 6.10.5.7.2 eHRPWM のスイッチング特性
        8. 6.10.5.8  eQEP
          1. 6.10.5.8.1 eQEP のタイミング要件
          2. 6.10.5.8.2 eQEP のスイッチング特性
        9. 6.10.5.9  GPIO
          1. 6.10.5.9.1 GPIO のタイミング要件
          2. 6.10.5.9.2 GPIO スイッチング特性
        10. 6.10.5.10 GPMC
          1. 6.10.5.10.1 GPMC および NOR フラッシュ — 同期モード
            1. 6.10.5.10.1.1 GPMC および NOR フラッシュのタイミング要件 — 同期モード
            2. 6.10.5.10.1.2 GPMC および NOR フラッシュのスイッチング特性 - 同期モード
          2. 6.10.5.10.2 GPMC および NOR フラッシュ — 非同期モード
            1. 6.10.5.10.2.1 GPMC および NOR フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.2.2 GPMC および NOR フラッシュのスイッチング特性 – 非同期モード
          3. 6.10.5.10.3 GPMC および NAND フラッシュ — 非同期モード
            1. 6.10.5.10.3.1 GPMC および NAND フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.3.2 GPMC および NAND フラッシュのスイッチング特性 – 非同期モード
          4. 6.10.5.10.4 GPMC0 IOSET
        11. 6.10.5.11 HyperBus
          1. 6.10.5.11.1 HyperBus のタイミング要件
          2. 6.10.5.11.2 HyperBus 166 MHz のスイッチング特性
          3. 6.10.5.11.3 HyperBus 100 MHz のスイッチング特性
        12. 6.10.5.12 I2C
        13. 6.10.5.13 I3C
        14. 6.10.5.14 MCAN
        15. 6.10.5.15 MCASP
        16. 6.10.5.16 MCSPI
          1. 6.10.5.16.1 MCSPI — コントローラ モード
          2. 6.10.5.16.2 MCSPI — ペリフェラル モード
        17. 6.10.5.17 MMCSD
          1. 6.10.5.17.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.17.1.1 レガシー SDR モード
            2. 6.10.5.17.1.2 高速 SDR モード
            3. 6.10.5.17.1.3 高速 DDR モード
            4. 6.10.5.17.1.4 HS200 モード
            5. 6.10.5.17.1.5 HS400 モード
          2. 6.10.5.17.2 MMC1/2 - SD/SDIO インターフェイス
            1. 6.10.5.17.2.1 デフォルト速度モード
            2. 6.10.5.17.2.2 高速モード
            3. 6.10.5.17.2.3 UHS–I SDR12 モード
            4. 6.10.5.17.2.4 UHS–I SDR25 モード
            5. 6.10.5.17.2.5 UHS–I SDR50 モード
            6. 6.10.5.17.2.6 UHS–I DDR50 モード
            7. 6.10.5.17.2.7 UHS–I SDR104 モード
        18. 6.10.5.18 CPTS
          1. 6.10.5.18.1 CPTS のタイミング要件
          2. 6.10.5.18.2 CPTS スイッチング特性
        19. 6.10.5.19 OSPI
          1. 6.10.5.19.1 OSPI0 PHY モード
            1. 6.10.5.19.1.1 データ トレーニングを伴う OSPI
              1. 6.10.5.19.1.1.1 OSPI のスイッチング特性 – データ トレーニング
            2. 6.10.5.19.1.2 データ トレーニングなし OSPI
              1. 6.10.5.19.1.2.1 OSPI のタイミング要件 – SDR モード
              2. 6.10.5.19.1.2.2 OSPI のスイッチング特性 – SDR モード
              3. 6.10.5.19.1.2.3 OSPI のタイミング要件 – DDR モード
              4. 6.10.5.19.1.2.4 OSPI のスイッチング特性 – DDR モード
          2. 6.10.5.19.2 OSPI0 タップ モード
            1. 6.10.5.19.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.19.2.2 OSPI0 タップ DDR のタイミング
        20. 6.10.5.20 OLDI
          1. 6.10.5.20.1 OLDI スイッチング特性
        21. 6.10.5.21 PCIE
        22. 6.10.5.22 タイマ
          1. 6.10.5.22.1 タイマのタイミング要件
          2. 6.10.5.22.2 タイマのスイッチング特性
        23. 6.10.5.23 UART
          1. 6.10.5.23.1 UART のタイミング要件
          2. 6.10.5.23.2 UART スイッチング特性
        24. 6.10.5.24 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG の電気的データおよびタイミング
            1. 6.10.6.2.1.1 JTAG のタイミング要件
            2. 6.10.6.2.1.2 JTAG のスイッチング特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 プロセッサ サブシステム
      1. 7.3.1 ARM Cortex-A72
      2. 7.3.2 ARM Cortex-R5F
      3. 7.3.3 DSP C71x
    4. 7.4 アクセラレータとコプロセッサ
      1. 7.4.1 GPU
      2. 7.4.2 VPAC
      3. 7.4.3 DMPAC
    5. 7.5 その他のサブシステム
      1. 7.5.1 MSMC
      2. 7.5.2 NAVSS
        1. 7.5.2.1 NAVSS0
        2. 7.5.2.2 MCU_NAVSS
      3. 7.5.3 PDMA コントローラ
      4. 7.5.4 電源
      5. 7.5.5 ペリフェラル
        1. 7.5.5.1  ADC
        2. 7.5.5.2  ATL
        3. 7.5.5.3  CSI
          1. 7.5.5.3.1 カメラ ストリーミング インターフェイス レシーバ (CSI_RX_IF) および MIPI DPHY レシーバ (DPHY_RX)
          2. 7.5.5.3.2 カメラ ストリーミング インターフェイス トランスミッタ (CSI_TX_IF)
        4. 7.5.5.4  CPSW2G
        5. 7.5.5.5  CPSW9G
        6. 7.5.5.6  DCC
        7. 7.5.5.7  DDRSS
        8. 7.5.5.8  DSS
          1. 7.5.5.8.1 DSI
          2. 7.5.5.8.2 eDP
        9. 7.5.5.9  eCAP
        10. 7.5.5.10 EPWM
        11. 7.5.5.11 ELM
        12. 7.5.5.12 ESM
        13. 7.5.5.13 eQEP
        14. 7.5.5.14 GPIO
        15. 7.5.5.15 GPMC
        16. 7.5.5.16 Hyperbus
        17. 7.5.5.17 I2C
        18. 7.5.5.18 I3C
        19. 7.5.5.19 MCAN
        20. 7.5.5.20 MCASP
        21. 7.5.5.21 MCRC コントローラ
        22. 7.5.5.22 MCSPI
        23. 7.5.5.23 MMC/SD
        24. 7.5.5.24 OSPI
        25. 7.5.5.25 PCIE
        26. 7.5.5.26 SerDes
        27. 7.5.5.27 WWDT
        28. 7.5.5.28 タイマ
        29. 7.5.5.29 UART
        30. 7.5.5.30 USB
        31. 7.5.5.31 UFS
  9. 8 アプリケーション、実装、およびレイアウト
  10. 9 デバイスの接続およびレイアウトの基礎
    1. 9.1 電源のデカップリングおよび バルク コンデンサ
      1. 9.1.1 電源供給回路の実装ガイド
    2. 9.2 外部発振器
    3. 9.3 JTAG および EMU
    4. 9.4 リセット
    5. 9.5 未使用のピン
    6. 9.6 JacintoTM 7 デバイスのハードウェア設計ガイド
  11. 10ペリフェラルおよびインターフェイス固有の設計情報
    1. 10.1 LPDDR4 基板の設計およびレイアウトのガイドライン
    2. 10.2 OSPI および QSPI 基板の設計およびレイアウト ガイドライン
      1. 10.2.1 ループバックなしおよび内部パッド ループバック
      2. 10.2.2 外部ボードのループバック
      3. 10.2.3 DQS (オクタル フラッシュ デバイスでのみ使用可能)
    3. 10.3 USB VBUS 設計ガイドライン
    4. 10.4 VMON/POK を使用したシステム電源監視の設計ガイドライン
    5. 10.5 高速差動信号のルーティング ガイド
    6. 10.6 熱ソリューション ガイダンス
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
      1. 11.1.1 標準パッケージの記号化
      2. 11.1.2 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報
    1. 13.1 パッケージ情報

6.10.5.10.1.2 GPMC および NOR フラッシュのスイッチング特性 - 同期モード

番号 (2)パラメータ説明モード(19)最小値最大値最小値最大値単位
100 MHz(20)133 MHz(20)
F0tc(clk)周期、出力クロック GPMC_CLK(18)div_by_1_mode、
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		107.52ns
F1tw(clkH)標準パルス幅、出力クロック GPMC_CLK Highdiv_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		0.475*P(15)- 0.30.475*P(15)- 0.3ns
F1tw(clkL)標準パルス幅、出力クロック GPMC_CLK Lowdiv_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		0.475*P(15)- 0.30.475*P(15)- 0.3ns
F2td(clkH-csnV)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力チップ セレクト GPMC_CSn[i] 遷移まで(14)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1
extra_delay なし		F(6)- 2.2F+3.75F(6)- 2.2F(6)+ 3.75ns
F3td(clkH-CSn[i]V)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力チップ セレクト GPMC_CSn[i] 無効まで(14)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1
extra_delay なし		E(5)- 2.2E(5)+ 3.75E(5)- 2.2E(5)+ 3.75ns
F4td(aV-clk)遅延時間、出力アドレス GPMC_A[27:1] 有効から出力クロック GPMC_CLK の最初のエッジまでdiv_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		B(2)-2.3B(2)+4.5B(2)-2.3B(2)+4.5ns
F5td(clkH-aIV)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス GPMC_A[27:1] 無効までdiv_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		-2.34.5-2.34.5ns
F6td(be[x]nV-clk)遅延時間、出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE、出力上位バイト イネーブル GPMC_BE1n 有効から出力クロック GPMC_CLK の最初のエッジまでdiv_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		B(2)-2.3B(2)+1.9B(2)-2.3B(2)+1.9ns
F7td(clkH-be[x]nIV)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力下位バイトのイネーブルおよびコマンド ラッチのイネーブル GPMC_BE0n_CLE、出力上位バイトのイネーブル GPMC_BE1n 無効まで(11)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		D(4)-2.3D(4)+1.9D(4)-2.3D(4)+1.9ns
F7td(clkL-be[x]nIV)遅延時間、GPMC_CLK 立下りエッジから GPMC_BE0n_CLE、GPMC_BE1n 無効まで(12)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		D(4)-2.3D(4)+1.9D(4)-2.3D(4)+1.9ns
F7td(clkL-be[x]nIV).遅延時間、GPMC_CLK 立下りエッジから GPMC_BE0n_CLE、GPMC_BE1n 無効まで(13)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		D(4)-2.3D(4)+1.9D(4)-2.3D(4)+1.9ns
F8td(clkH-advn)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE 遷移までdiv_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1
extra_delay なし		G(7)-2.3G(7)+4.5G(7)-2.3G(7)+4.5ns
F9td(clkH-advnIV)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE 無効までdiv_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1
extra_delay なし		D(4)-2.3D(4)+4.5D(4)-2.3D(4)+4.5ns
F10td(clkH-oen)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力イネーブル GPMC_OEn_REn 遷移までdiv_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1
extra_delay なし		H(8)-2.3H(8)+3.5H(8)-2.3H(8)+3.5ns
F11td(clkH-oenIV)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力イネーブル GPMC_OEn_REn 無効までdiv_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1
extra_delay なし		E(8)-2.3E(8)+3.5E(8)-2.3E(8)+ 3.5ns
F14td(clkH-wen)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力書き込みイネーブル GPMC_WEn 遷移までdiv_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1
extra_delay なし		I(9)- 2.3I(9)+4.5I(9)- 2.3I(9)+4.5ns
F15td(clkH-do)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力データ GPMC_AD[15:0] 遷移まで(11)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		J(10)-2.3J(10)+2.7J(10)-2.3J(10)+2.7ns
F15td(clkL-do)遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[15:0] データ バス遷移まで(12)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		J(10)-2.3J(10)+2.7J(10)-2.3J(10)+2.7ns
F15td(clkL-do).遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[15:0] データ バス遷移まで(13)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		J(10)-2.3J(10)+2.7J(10)-2.3J(10)+2.7ns
F17td(clkH-be[x]n)遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE 遷移まで(11)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		J(10)-2.3J(10)+1.9J(10)-2.3J(10)+1.9ns
F17td(clkL-be[x]n)遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(12)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		J(10)-2.3J(10)+1.9J(10)-2.3J(10)+1.9ns
F17td(clkL-be[x]n).遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(13)div_by_1_mode
、GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		J(10)-2.3J(10)+1.9J(10)-2.3J(10)+1.9ns
F18tw(csnV)パルス幅、出力チップ セレクト GPMC_CSn[i] low(14)読み出しA(1)A(1)ns
書き込みA(1)A(1)ns
F19tw(be[x]nV)パルス幅、出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE、出力上位バイト イネーブル GPMC_BE1n Low読み出しC(3)C(3)ns
書き込みC(3)C(3)ns
F20tw(advnV)パルス幅、出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE Low読み出しK(16)K(16)ns
書き込みK(16)K(16)ns
(1) 単一読み取りの場合：A = (CSRdOffTime - CSOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト読み取りの場合：A = (CSRdOffTime - CSOnTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト書き込みの場合：A = (CSWrOffTime - CSOnTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
n はページ バースト アクセス数。
(2) B = ClkActivationTime × GPMC_FCLK(17)
(3) 単一読み取りの場合：C = RdCycleTime × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト読み取りの場合：C = (RdCycleTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト書き込みの場合：C = (WrCycleTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
n はページ バースト アクセス数。
(4) 単一読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト書き込みの場合：D = (WrCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
(5) 単一読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
バースト書き込みの場合：E = (CSWrOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
(6) csn 立ち下がりエッジ (CS がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(17)
  • Case GPMCFCLKDIVIDER = 1:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(17) if (ClkActivationTime および CSOnTime が奇数) or (ClkActivationTime および CSOnTime が偶数)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • f = 0.5 × CSExtraDelay × GPMC_FCLK(17) if ((CSOnTime - ClkActivationTime) が 3 の倍数)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(17) if ((CSOnTime - ClkActivationTime - 1) が 3 の倍数)
    • F = (2 + 0.5 × CSExtraDelay) × GPMC_FCLK(17) if ((CSOnTime - ClkActivationTime - 2) が 3 の倍数)
(7) ADV 立ち下がりエッジ (ADV がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17) if (ClkActivationTime および ADVOnTime が奇数) or (ClkActivationTime および ADVOnTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17) if ((ADVOnTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) if ((ADVOnTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) if ((ADVOnTime - ClkActivationTime - 2) が 3 の倍数)

読み取りモードでの ADV 立ち上がりエッジ (ADV が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17) f (ClkActivationTime および ADVRdOffTime が奇数) or (ClkActivationTime および ADVRdOffTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17) if ((ADVRdOffTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) if ((ADVRdOffTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) if ((ADVRdOffTime - ClkActivationTime - 2) が 3 の倍数)

書き込みモードでの ADV 立ち上がりエッジ (ADV が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17) if (ClkActivationTime および ADVWrOffTime が奇数) または (ClkActivationTime および ADVWrOffTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(17) if ((ADVWrOffTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) if ((ADVWrOffTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(17) if ((ADVWrOffTime - ClkActivationTime - 2) が 3 の倍数)
(8) OE の立ち下がりエッジ (OE がアクティブ) および IO DIR の立ち上がりエッジ (データ バスが入力方向) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(17)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(17) if (ClkActivationTime および OEOnTime が奇数) または (ClkActivationTime および OEOnTime が偶数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(17) if ((OEOnTime - ClkActivationTime) が 3 の倍数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(17) if ((OEOnTime - ClkActivationTime - 1) が 3 の倍数)
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(17) if ((OEOnTime - ClkActivationTime - 2) が 3 の倍数)

OE 立ち上がりエッジ (OE が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(17)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(17) if (ClkActivationTime および OEOffTime が奇数) または (ClkActivationTime および OEOffTime が偶数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(17) if ((OEOffTime - ClkActivationTime) が 3 の倍数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(17) if ((OEOffTime - ClkActivationTime - 1) が 3 の倍数)
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(17) if ((OEOffTime - ClkActivationTime - 2) が 3 の倍数)
(9) WE 立ち下がりエッジ (WE がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(17)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(17) if (ClkActivationTime および WEOnTime が奇数) or (ClkActivationTime および WEOnTime が偶数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(17) if ((WEOnTime - ClkActivationTime) が 3 の倍数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(17) if ((WEOnTime - ClkActivationTime - 1) が 3 の倍数)
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(17) if ((WEOnTime - ClkActivationTime - 2) が 3 の倍数)

WE 立ち上がりエッジ (WE が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK (17)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(17) if (ClkActivationTime および WEOffTime が奇数) or (ClkActivationTime および WEOffTime が偶数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(17) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(17) if ((WEOffTime - ClkActivationTime) が 3 の倍数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(17) if ((WEOffTime - ClkActivationTime - 1) が 3 の倍数)
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(17) if ((WEOffTime - ClkActivationTime - 2) が 3 の倍数)
(10) J = GPMC_FCLK(17)
(11) 最初の転送は、CLK DIV 1 モードのみです。
(12) CLK DIV 1 モードでの初期転送の後、すべてのデータは半サイクルです。
(13) CLK DIV 1 モード以外のモードでは、すべてのデータは GPMC_CLKOUT の半サイクルです。GPMC_FCLK から GPMC_CLKOUT を分周します。
(14) GPMC_CSn[i] で、i は 0、1、2、または 3 です。GPMC_WAIT[j] で、j は 0、1、2、または 3 です。
(15) P = GPMC_CLK 周期 (ns 単位)
(16) 読み出しの場合：K = (ADVRdOffTime - ADVOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
書き込みの場合：K = (ADVWrOffTime - ADVOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(17)
(17) GPMC_FCLK は、汎用メモリ コントローラの内部機能クロック周期で、ns 単位です。
(18) GPMC モジュールで、GPMC_CONFIG1_i 構成レジスタのビット フィールド GPMCFCLKDIVIDER の設定によりプログラム可能な、GPMC_CLK 出力クロックの最高および最低周波数に関連します。
(19) div_by_1_mode の場合：
  • GPMC_CONFIG1_i レジスタ：GPMCFCLKDIVIDER = 0h：
    • GPMC_CLK 周波数 = GPMC_FCLK 周波数

  • CTRLMMR_GPMC_CLKSEL[1-0] CLK_SEL = 01 = PER1_PLL_CLKOUT / 3 = 300 / 3 = 100MHz

  • GPMC_CONFIG1_i レジスタ：TIMEPARAGRANULARITY = 0h = x1 レイテンシ (RD/WRCYCLETIME、RD/WRACCESSTIME、PAGEBURSTACCESSTIME、CSONTIME、CSRD/WROFFTIME、ADVONTIME、ADVRD/WROFFTIME、OEONTIME、OEOFFTIME、WEONTIME、WEOFFTIME、CYCLE2CYCLEDELAY、BUSTURNAROUND、TIMEOUTSTARTVALUE、WRDATAONADMUXBUS に影響)

extra_delay なしの場合：
  • GPMC_CONFIG2_i レジスタ：CSEXTRADELAY = 0h = CSn タイミング制御信号は遅延しない
  • GPMC_CONFIG4_i レジスタ：WEEXTRADELAY = 0h= nWE タイミング制御信号は遅延しない
  • GPMC_CONFIG4_i レジスタ：OEEXTRADELAY = 0h = nOE タイミング制御信号は遅延しない
  • GPMC_CONFIG3_i レジスタ：ADVEXTRADELAY = 0h = nADV タイミング制御信号は遅延しない
(20) 100 MHz の場合：
  • CTRLMMR_GPMC_CLKSEL[1-0] CLK_SEL = 01 = MAIN_PLL2_HSDIV1_CLKOUT / 3
133MHz の場合：
  • CTRLMMR_GPMC_CLKSEL[1-0] CLK_SEL = 00 = MAIN_PLL0_HSDIV3_CLKOUT
AM69A AM69 GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0、1、2、または 3 です。
図 6-51 GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
AM69A AM69 GPMC および NOR フラッシュ — 同期バースト読み出し — 4x16 ビット (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0、1、2、または 3 です。
図 6-52 GPMC および NOR フラッシュ — 同期バースト読み出し — 4x16 ビット (GPMCFCLKDIVIDER = 0)
AM69A AM69 GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0、1、2、または 3 です。
図 6-53 GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
AM69A AM69 GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0、1、2、または 3 です。
図 6-54 GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
AM69A AM69 GPMC および多重化 NOR フラッシュ — 同期バースト書き込み
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0、1、2、または 3 です。
図 6-55 GPMC および多重化 NOR フラッシュ — 同期バースト書き込み