JAJSR57L June   2009  – October 2023 ISO1050

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 Revision History
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電力定格
    6. 6.6  絶縁仕様
    7. 6.7  安全関連認証
    8. 6.8  安全限界値
    9. 6.9  電気的特性 - DC 仕様
    10. 6.10 スイッチング特性
    11. 6.11 絶縁特性曲線
    12. 6.12 標準的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 CAN バスの状態
      2. 8.3.2 デジタル入力および出力
      3. 8.3.3 保護機能
        1. 8.3.3.1 TXD ドミナント・タイムアウト (DTO)
        2. 8.3.3.2 サーマル・シャットダウン
        3. 8.3.3.3 低電圧誤動作防止
        4. 8.3.3.4 フローティング・ピン
        5. 8.3.3.5 CAN バスの短絡電流制限
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 バスの負荷、長さ、ノード数
        2. 9.2.2.2 CAN の終端
      3. 9.2.3 アプリケーション曲線
  11. 10電源に関する推奨事項
    1. 10.1 一般的な推奨事項
    2. 10.2 電源の放電
  12. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 PCB 材料
    2. 11.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  14. 13メカニカル、パッケージ、および注文情報

11.1 レイアウトのガイドライン

低 EMI の PCB 設計を実現するには、少なくとも 4 層が必要です (図 11-1 を参照)。層の構成は、上層から下層に向かって、高速信号層、グランド・プレーン、電源プレーン、低周波数信号層の順に配置する必要があります。

  • 上層に高速パターンを配線することにより、ビアの使用 (およびそれに伴うインダクタンスの発生) を避けて、データ・リンクのトランスミッタ回路およびレシーバ回路とアイソレータとの間のクリーンな相互接続が可能になります。
  • 高速信号層の次の層に、ベタのグランド・プレーンを配置することにより、伝送ライン相互接続のインピーダンスを制御し、リターン電流の優れた低インダクタンス・パスを実現します。
  • グランド・プレーンの次の層に、電源プレーンを配置すると、高周波バイパス容量を約 100pF/in2 増加させることができます。
  • 最下層に低速の制御信号を配線すれば、通常、これらの信号リンクには、ビアのような不連続性を許容するマージンがあるため、高い柔軟性が得られます。

電源プレーンまたは信号層の追加が必要な場合は、対称性を保つために、第 2 の電源系統またはグランド・プレーン系統を層構成に追加します。これにより、基盤の層構成は機械的に安定し、反りを防ぎます。また、各電源系統の電源プレーンとグランド・プレーンを互いに近づけて配置できるため、高周波バイパス容量を大幅に増やすことができます。

レイアウトにおける推奨事項の詳細については、アプリケーション・ノート SLLA284、『デジタル・アイソレータ設計ガイド』を参照してください。