JAJSRP7H April 2009 – October 2023 INA199
PRODUCTION DATA
7.4.5 過渡耐性の向上
デバイスの入力ピンに 2kV/ms を超える過剰な dV/dt の大きな入力過渡電圧が発生するアプリケーションでは、バージョン A デバイスの内部 ESD 構造が損傷する可能性があります。損傷が発生するのは、このような過渡電圧が入力で発生すると、内部 ESD 構造がグランドにラッチされるからです。ほとんどの電流検出アプリケーションでは大きな電流が存在するため、入力過渡によりトリガされ、グランドに短絡した ESD 構造に大電流が流れると、シリコンが損傷します。ラッチ状態を回避するため、外部フィルタリングを使用して、過渡信号が入力に到達する前に減衰させることができます。外付けの直列入力抵抗がゲイン誤差の精度に大きな影響を与えないように注意してください。精度を保つため、可能であれば抵抗は 10Ω 未満にしてください。このフィルタには、DC オーム値の低いフェライト ビーズが推奨されます。DC での抵抗が 10Ω 未満で、100MHz～200MHz の抵抗が 600Ω を超えるフェライト ビーズをお勧めします。高周波数領域で十分な減衰量が確保されるように、このフィルタのコンデンサ値は 0.01µF～0.1µF にすることをお勧めします。この保護機構を図 7-7 に示します。過渡耐性と電流シャント モニタの入力保護の詳細については、『TIDA-00302 電流シャント モニタの過渡耐性設計ガイド』 (TIDU473) を参照してください。
図 7-7 過渡保護大きな過渡信号が発生する可能性のあるアプリケーションでデバイスを保護するために追加するこれらの外部部品のコストを最小限に抑えるため、バージョン B および C のデバイスは、このラッチ状態の影響を受けにくい新しい ESD 構造を採用しています。バージョン B および C デバイスでは、損傷を引き起こすこれらのラッチ状態が持続することはないため、これらのデバイスはバージョン A デバイスよりも過渡電圧の影響を受けにくく、これらのアプリケーションにはバージョン B および C デバイスの方が適しています。