JAJSU33 データシート

JAJSU33A April 2024 – September 2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

PRODMIX

6.15.4.2.6 ADC のタイミング図

次の図に、以下の前提による 2 つの SOC の ADC 変換タイミングを示します。

SOC0 および SOC1 は、同じトリガを使用するように構成されています。
トリガが発生したときに、他の SOC が変換中または保留中になっていることはありません。
ラウンドロビンポインタは、最初に SOC0 で変換が発生する状態になっています。
ADCINTSEL は、SOC0 の変換終了時に ADCINT フラグを設定するように構成されています (このフラグを CPU に通知して割り込みを発生させるかどうかは、PIE モジュールの構成によって決まります)。

表 6-21 に、ADC タイミングパラメータの説明を示します。表 6-22 および表 6-23 に、ADC タイミングの一覧を示します。

TMS320F28P550SJ TMS320F28P559SJ-Q1 12 ビットモードの Early 割り込みモードでの ADC タイミング

図 6-44 12 ビットモードの Early 割り込みモードでの ADC タイミング

TMS320F28P550SJ TMS320F28P559SJ-Q1 12 ビットモードの Late 割り込みモードでの ADC タイミング

図 6-45 12 ビットモードの Late 割り込みモードでの ADC タイミング

表 6-21 ADC タイミングパラメータの説明

パラメータ	説明
t_SH	S+H ウィンドウの幅。
	このウィンドウの終了時点における S+H コンデンサでの値が、デジタル値に変換される電圧になります。この時間は、(ACQPS + 1) SYSCLK サイクルで与えられます。ACQPS は、各 SOC に対して個別に構成できるため、異なる SOC の t_SH は、同じであるとは限りません。
	注：デバイスのクロック設定に関係なく、S+H コンデンサでの値は、S+H ウィンドウ終了の約 5ns 前にキャプチャされます。
t_LAT	S+H ウィンドウ終了から、ADC 結果が ADCRESULTx レジスタにラッチされるまでの時間。
t_LAT	この時間より前に ADCRESULTx レジスタを読み取った場合、前回の変換結果が返されます。
t_EOC	S+H ウィンドウ終了から、次の ADC 変換を開始できる S+H ウィンドウまでの時間。その後は、変換結果がラッチされる前にサンプリングを開始できます。
t_INT	S+H ウィンドウの終了から ADCINT フラグが設定されるまでの時間 (そのように構成されている場合)。
	ADCCTL1 レジスタの INTPULSEPOS ビットが設定されている場合、t_INT は変換 (EOC) 信号の終了時点と一致します。
	INTPULSEPOS ビットが 0 の場合、t_INT は、S+H ウィンドウの終了時点と一致します。t_INT によって ADC 結果レジスタの読み取りが (DMA を使用して直接、または結果を読み取る ISR をトリガして間接的に) トリガされる場合、結果がラッチされた後に読み取りが発生するように注意する必要があります (そうでなければ、前回の結果が読み取られます)。
	INTPULSEPOS ビットが 0 であり、ADCINTCYCLE レジスタの OFFSET フィールドが 0 でない場合、ADCINT フラグが設定される前に、OFFSET SYSCLK サイクルの遅延が発生します。この遅延時間を使えば、ちょうどサンプリングの用意ができた時点で ISR に入ることができます。また、その時点で DMA をトリガすることもできます。
t_DMA	S+H ウィンドウの終了時点から ADC 変換結果の DMA 読み取りがトリガされる ADCCTL1.TDMAEN = 1 の時点までの時間。
t_DMA	TDMAEN が 0 に設定されている場合、DMA トリガは T_INT に発生します。特定の条件では、ADCRESULT の値がラッチされる前に ADCINT フラグが設定されることがあります。必ず ADCRESULT の値がラッチされた後に DMA 読み取りが行われるようにするには、ADCCTL1.TDMAEN に 1 を書き込んで DMA タイミングを有効にします。

表 6-22 12 ビットモードでの ADC タイミング、SAMPCAPRESETSEL = 0

ADCCLK プリスケール		SYSCLK サイクル
ADCCTL2 の詳細を示します。PRESCALE	プリスケール比	t_EOC	t_LAT	t_INT (早期)⁽¹⁾	t_INT (遅延)	t_DMA
0	1	15	20	1	15	20
2	2	30	35	1	30	35
3	2.5	38	46	1	38	46
4	3	45	50	1	45	50
5	3.5	53	58	1	53	58
6	4	60	65	1	60	65
7	4.5	68	73	1	68	73
8	5	75	80	1	75	80
9	5.5	83	88	1	83	88
10	6	90	95	1	90	95
11	6.5	98	103	1	98	103
12	7	105	110	1	105	110
13	7.5	113	118	1	113	118
14	8	120	125	1	120	125
15	8.5	128	133	1	128	133

(1) デフォルトでは、INTPULSEPOS が 0 の場合、S+H ウィンドウの後 1 SYSCLK サイクル経過してから t_INT が発生します。これは、ADCINTCYCLE レジスタの OFFSET フィールドに書き込むことで変更できます。

表 6-23 12 ビットモードでの ADC タイミング、SAMPCAPRESETSEL = 1

ADCCLK プリスケール		SYSCLK サイクル
ADCCTL2 の詳細を示します。PRESCALE	プリスケール比	t_EOC	t_LAT	t_INT (早期)⁽¹⁾	t_INT (遅延)	t_DMA
0	1	14	19	1	14	19
2	2	28	33	1	28	33
3	2.5	35	40	1	35	40
4	3	42	47	1	42	47
5	3.5	49	54	1	49	54
6	4	56	61	1	56	61
7	4.5	63	68	1	63	68
8	5	70	75	1	70	75
9	5.5	77	82	1	77	82
10	6	84	89	1	84	89
11	6.5	91	96	1	91	96
12	7	98	103	1	98	103
13	7.5	105	110	1	105	110
14	8	112	117	1	112	117
15	8.5	119	124	1	119	124