JAJSU33A April 2024 – September 2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1
PRODMIX
表 6-6 に、異なるクロック ソースおよび周波数で必要な最小のフラッシュ ウェイト状態を示します。ウェイト状態は、レジスタ FRDCNTL[RWAIT] で設定された値です。
CPUCLK (MHz) | ウェイト状態 (FRDCNTL[RWAIT](1)) |
---|---|
120 < CPUCLK ≦ 150 | 3 |
80 < CPUCLK ≦ 120 | 2 |
0 < CPUCLK ≦ 80 | 1 |
F28P55x デバイスは、各種ウェイト状態においてフラッシュ コードを高効率で実行する 128 ビット プリフェッチ バッファを備えています。図 6-18 および 図 6-19 に、64 ビットのプリフェッチ バッファを搭載した前世代のデバイスと比較した場合の、さまざまなウェイト状態設定での標準的な効率を示します。プリフェッチ バッファを使用したウェイト状態の実行効率は、アプリケーション ソフトウェアに存在する分岐の数によって異なります。線形コードと IF-THEN-ELSE コードの 2 つの例を示しています。
メイン アレイのフラッシュ プログラミングは、64 ビットのアドレス境界に合わせて整列させる必要があり、それぞれの 64 ビット ワードは、書き込み / 消去サイクルごとに 1 回のみプログラムされます。