JAJSVA0 August   2024 SN74AC165

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 ラッチ ロジック
      3. 7.3.3 標準 CMOS 入力
      4. 7.3.4 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報
    2. 11.2 メカニカル データ

5.6 スイッチング特性

自由空気での推奨動作温度範囲内 (特に記述のない限り)
パラメータ 説明 条件 VCC -40℃～125℃ 単位
最小値 最大値
fclock クロック周波数 1.5 V 40 MHz
3.3V ± 0.3V 125 MHz
5V ± 0.5V 175 MHz
6 V 195 MHz
tW パルス幅 SH/LD Low 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
CLK が High または Low 1.5 V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
tSU セットアップ時間 CLK↑ の前の SH/LD が High 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
CLK↑ の前の SER 1.5 V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
CLK↑ の前の CLK INH 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
SH/LD↓ の前のデータ (A～H) 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
tH ホールド時間 CLK↑ の後の SH/LD High 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
CLK↑ の後の SER 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
CLK↑ の後の CLK INH 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns
SH/LD↓ の後のデータ (A～H) 1.5V 50 ns
3.3V ± 0.3V 10 ns
5V ± 0.5V 8 ns
6V 6 ns