JAJSVB7 September   2024 TPLD801-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3概要
  5. 4ピン構成および機能
  6. 5仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6パラメータ測定情報
  8. 7詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 使用論理ブロック数を構成可能
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
    5. 7.5 プログラミング
      1. 7.5.1 ワンタイム プログラマブル メモリ (OTP)
  9. 8改訂履歴
  10. 9メカニカル、パッケージ、および注文情報
    1. 9.1 付録:パッケージ オプション
    2. 9.2 テープおよびリール情報
    3. 9.3 メカニカル データ

3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル

用途を設定可能なこのロジック ブロックは、3 ビット LUT か D フリップ フロップまたはラッチ (セットまたはリセット付き) のどちらかとして機能できます。

TPLD801-Q1 3 ビット LUT または DFF / ラッチ (nRST/nSET 付き) のブロック図図 7-5 3 ビット LUT または DFF / ラッチ (nRST/nSET 付き) のブロック図

LUT 機能を実装するために使用する場合、3 ビット LUT は接続マルチプレクサから 3 つの入力信号を取り込み、単一出力を生成します。その出力は接続マルチプレクサに戻ります。これらの LUT は、標準デジタル ロジック機能 (AND、NAND、OR、NOR、XOR、XNOR、INV) を含む任意の 3 入力ユーザー定義機能に構成できます。

表 7-11 に、3 ビット LUT の真理値表を示します。

表 7-7 3 ビット LUT の真理値表
IN2IN1IN0OUT
000

ユーザー定義

001
010
011
100
101
110
111

出力機能を定義するため、各 3 ビット LUT は 8 ビット OTP を備えています。

シーケンシャル ロジック素子を実装するために使用する場合、接続マルチプレクサからの 3 つの入力信号は、フリップ フロップまたはラッチのデータ (D)、クロック (CLK)、リセット / セット (nRST/nSET) 入力に入力され、その出力は接続マルチプレクサに戻ります。このマクロセルは初期状態、クロック極性、リセット / セット極性、出力極性のパラメータを持っています。

D フリップ フロップ / ラッチの動作は、以下の機能説明に従います。

  • クロック極性は設定可能であり、非反転 (CLKPOL = 0、CLK) または反転 (CLKPOL = 1、nCLK) に設定できます。
    • CLK を使った DFF:CLK は立ち上がりエッジでトリガされ、Q = D になります。それ以外の場合、Q は変化しません。
    • nCLK を使った DFF:CLK は立ち下がりエッジでトリガされ、Q = D になります。それ以外の場合、Q は変化しません。
    • CLK を使ったラッチ:CLK が Low になると、Q = D になります。それ以外の場合、Q は前の値のまま維持されます (CLK が High の場合、入力 D は出力に影響を与えません)。
    • nCLK を使ったラッチ:CLK が High になると、Q = D になります。それ以外の場合、Q は前の値のまま維持されます (CLK が Low の場合、入力 D は出力に影響を与えません)。
  • これらの DFF / ラッチには、アクティブ Low のリセットまたはセットを選択する方法があります。
    • nRST:入力を High にすると、DFF / ラッチは通常動作に入り、入力を Low にすると、Q は 0 にリセットされます。
    • nSET:入力を High にすると、DFF / ラッチは通常動作に入り、入力を Low にすると、Q は 1 にセットされます。
  • リセット / セットが不要な場合、この入力を VCC またはその他の定電圧源に接続できます。
  • 出力極性は設定可能であり、非反転 (Q) または反転 (nQ) に設定できます。

表 7-8表 7-9 に、それぞれ D フリップ フロップと D ラッチ (リセット / セット付き) の真理値表を示します。

表 7-8 D フリップ フロップ (nRST/nSET 付き) の真理値表

nRST

nSET

CLKPOL

CLK

D

Q

nQ

0

0

X

X

0

1

0

X

X

1

0

1

1

0

Q0

nQ0

0

0

1

1

Q0

nQ0

1

1

0

0

1

X

X

0

1

0

X

X

1

0

1

1

0

0

1

0

Q0

nQ0

1

1

0

1

Q0

nQ0

表 7-9 D ラッチ (nRST/nSET 付き) の真理値表

nRST

nSET

CLKPOL

CLK

D

Q

nQ

0

0

X

X

0

1

0

X

X

1

0

1

1

0

0

0

1

1

0

Q0

nQ0

0

1

1

0

1

1

Q0

nQ0

0

1

X

X

0

1

0

X

X

1

0

1

1

0

0

Q0

nQ0

1

0

0

1

0

1

Q0

nQ0

1

1

1

0