JAJSVB7 September   2024 TPLD801-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3概要
  5. 4ピン構成および機能
  6. 5仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
  7. 6パラメータ測定情報
  8. 7詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I/O ピン
      2. 7.3.2 接続マルチプレクサ
      3. 7.3.3 使用論理ブロック数を構成可能
        1. 7.3.3.1 2 ビット LUT マクロセル
        2. 7.3.3.2 3 ビット LUT マクロセル
        3. 7.3.3.3 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチ (セット / リセット付き) マクロセル
        5. 7.3.3.5 3 ビット LUT またはパイプ遅延マクロセル
        6. 7.3.3.6 4 ビット LUT または 8 ビット カウンタ / 遅延マクロセル
      4. 7.3.4 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
        1. 7.3.4.1 遅延モード
        2. 7.3.4.2 カウンタ モードのリセット
      5. 7.3.5 プログラム可能なグリッチ除去フィルタまたはエッジ検出器マクロセル
      6. 7.3.6 周波数選択可能発振器
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
    5. 7.5 プログラミング
      1. 7.5.1 ワンタイム プログラマブル メモリ (OTP)
  9. 8改訂履歴
  10. 9メカニカル、パッケージ、および注文情報
    1. 9.1 付録：パッケージ オプション
    2. 9.2 テープおよびリール情報
    3. 9.3 メカニカル データ

6 パラメータ測定情報

波形間の位相関係は、任意に選択されています。すべての入力パルスは、以下の特性を持つジェネレータによって供給されます。PRR ≤ 1MHz、ZO = 50Ω、tt < 2.5 ns.

クロック入力の fmax は、入力デューティ サイクルが 50% のときの測定値です。

出力は一度に 1 つずつ測定され、測定するたびに入力が 1 回遷移します。

TPLD801-Q1 3 ステート出力の負荷回路
(1) CL にはプローブとテスト装置の容量が含まれます。
図 6-1 3 ステート出力の負荷回路
TPLD801-Q1 プッシュプル出力のための負荷回路
(1) CL にはプローブとテスト装置の容量が含まれます。
図 6-3 プッシュプル出力のための負荷回路
TPLD801-Q1 電圧波形、セットアップ時間およびホールド時間図 6-5 電圧波形、セットアップ時間およびホールド時間
TPLD801-Q1 電圧波形、伝搬遅延図 6-7 電圧波形、伝搬遅延
TPLD801-Q1 電圧波形、入力および出力の遷移時間
(1) tr と tf の大きい方が tt に相当します。
図 6-9 電圧波形、入力および出力の遷移時間
TPLD801-Q1 オープン ドレイン出力の負荷回路
(1) CL にはプローブとテスト装置の容量が含まれます。
図 6-2 オープン ドレイン出力の負荷回路
TPLD801-Q1 電圧波形、パルス幅図 6-4 電圧波形、パルス幅
TPLD801-Q1 電圧波形、伝搬遅延
(1) tPLH と tPHL の大きい方が tpd に相当します。
図 6-6 電圧波形、伝搬遅延
TPLD801-Q1 電圧波形、伝搬遅延
(1) tPLZ と tPZL の大きい方が tpd に相当します。
図 6-8 電圧波形、伝搬遅延