JAJSVF4 October   2024 SN74AC164-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 ラッチ ロジック
      3. 7.3.3 標準 CMOS 入力
      4. 7.3.4 ウェッタブル フランク
      5. 7.3.5 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
        4. 8.2.1.4 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.1 概要

SN74AC164-Q1 は 8 ビット シフト レジスタであり、2 つのシリアル入力 (A および B) が AND ゲート経由で接続され、非同期クリア (CLR) も備えています。このデバイスでは、入力データ ラインを HIGH に設定するためには、A および B の両方に HIGH 信号が必要です。どちらかの入力に LOW 信号が印加されると、入力データ ラインは LOW に設定されます。A および B のデータは、CLK が HIGH または LOW の間に変更できます (最小セットアップ時間要件が満たされている場合)。

SN74AC164-Q1の CLK ピンは、立ち上がりエッジ トリガであり、 LOW から HIGH への遷移でアクティブになります。立ち上がりエッジ トリガが発生すると、(A ● B) 入力データラインの結果が最初のレジスタに保存され、各レジスタのデータが次のレジスタに伝搬されます。最後のレジスタ QH のデータは、クロック トリガごとに破棄されます。CLR ピンに Low 信号が印加されると、SN74AC164-Q1 は、直ちにすべてのレジスタを論理 LOW 値に設定します。