JAJSVL6 November   2024 F29H850TU

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 内部プルアップおよびプルダウン付きのピン
    5. 5.5 ピン多重化
      1. 5.5.1 GPIO 多重化ピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  F29H85x ESD 定格 - 民生用
    3. 6.3  F29H85x ESD 定格 - 車載用
    4. 6.4  F29P58x ESD 定格 - 民生用
    5. 6.5  F29P58x ESD 定格 - 車載用
    6. 6.6  推奨動作条件
    7. 6.7  消費電力の概略
      1. 6.7.1 システム消費電流 VREG イネーブル
      2. 6.7.2 システム消費電流 VREG ディセーブル - 外部電源
      3. 6.7.3 動作モード テストの説明
      4. 6.7.4 消費電流の低減
        1. 6.7.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    8. 6.8  電気的特性
    9. 6.9  ZEX パッケージの熱抵抗特性
    10. 6.10 PTS パッケージの熱抵抗特性
    11. 6.11 RFS パッケージの熱抵抗特性
    12. 6.12 PZS パッケージの熱抵抗特性
    13. 6.13 熱設計の検討事項
    14. 6.14 システム
      1. 6.14.1  パワー マネージメント モジュール (PMM)
        1. 6.14.1.1 概要
        2. 6.14.1.2 概要
          1. 6.14.1.2.1 電源レール監視
            1. 6.14.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.14.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.14.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.14.1.2.2 外部監視回路の使用
          3. 6.14.1.2.3 遅延ブロック
          4. 6.14.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.14.1.2.5 VREGENZ
        3. 6.14.1.3 外付け部品
          1. 6.14.1.3.1 デカップリング・コンデンサ
            1. 6.14.1.3.1.1 VDDIO デカップリング
            2. 6.14.1.3.1.2 VDD デカップリング
        4. 6.14.1.4 電源シーケンス
          1. 6.14.1.4.1 電源ピンの一括接続
          2. 6.14.1.4.2 信号ピンの電源シーケンス
          3. 6.14.1.4.3 電源ピンの電源シーケンス
            1. 6.14.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.14.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.14.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.14.1.4.3.4 電源スルーレート
        5. 6.14.1.5 パワー マネージメント モジュールの電気的データおよびタイミング
          1. 6.14.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.14.1.5.2 パワー マネージメント モジュールの特性
      2. 6.14.2  リセット タイミング
        1. 6.14.2.1 リセット ソース
        2. 6.14.2.2 リセットの電気的データおよびタイミング
          1. 6.14.2.2.1 リセット XRSn のタイミング要件
          2. 6.14.2.2.2 リセット XRSn のスイッチング特性
          3. 6.14.2.2.3 リセットのタイミング図
      3. 6.14.3  クロック仕様
        1. 6.14.3.1 クロック・ソース
        2. 6.14.3.2 クロック周波数、要件、および特性
          1. 6.14.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.14.3.2.1.1 入力クロック周波数
            2. 6.14.3.2.1.2 XTAL 発振器の特性
            3. 6.14.3.2.1.3 外部の水晶振動子ではないクロック ソース使用時の X1 入力レベルの特性
            4. 6.14.3.2.1.4 X1 のタイミング要件
            5. 6.14.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.14.3.2.1.6 APLL の特性
            7. 6.14.3.2.1.7 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 6.14.3.3 入力クロック
        4. 6.14.3.4 XTAL 発振器
          1. 6.14.3.4.1 はじめに
          2. 6.14.3.4.2 概要
            1. 6.14.3.4.2.1 電気発振回路
              1. 6.14.3.4.2.1.1 動作モード
                1. 6.14.3.4.2.1.1.1 水晶動作モード
                2. 6.14.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.14.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.14.3.4.2.2 水晶振動子
            3. 6.14.3.4.2.3 GPIO 動作モード
          3. 6.14.3.4.3 機能動作
            1. 6.14.3.4.3.1 ESR – 等価直列抵抗
            2. 6.14.3.4.3.2 Rneg – 負性抵抗
            3. 6.14.3.4.3.3 起動時間
            4. 6.14.3.4.3.4 DL – 励振レベル
          4. 6.14.3.4.4 水晶振動子の選択方法
          5. 6.14.3.4.5 テスト
          6. 6.14.3.4.6 一般的な問題とデバッグのヒント
          7. 6.14.3.4.7 水晶発振回路の仕様
            1. 6.14.3.4.7.1 水晶発振器の電気的特性
            2. 6.14.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.14.3.4.7.3 水晶発振器のパラメータ
            4. 6.14.3.4.7.4 水晶発振器の電気的特性
        5. 6.14.3.5 内部発振器
          1. 6.14.3.5.1 INTOSC 特性
      4. 6.14.4  フラッシュ パラメータ
        1. 6.14.4.1 フラッシュ パラメータ 
      5. 6.14.5  メモリ サブシステム (MEMSS)
        1. 6.14.5.1 はじめに
        2. 6.14.5.2 特長
        3. 6.14.5.3 RAM の仕様
      6. 6.14.6  デバッグ / JTAG
        1. 6.14.6.1 JTAG の電気的データおよびタイミング
          1. 6.14.6.1.1 DEBUGSS のタイミング要件
          2. 6.14.6.1.2 DEBUGSS のスイッチング特性
          3. 6.14.6.1.3 JTAG のタイミング図
          4. 6.14.6.1.4 SWD タイミング図
      7. 6.14.7  GPIO の電気的データおよびタイミング
        1. 6.14.7.1 GPIO - 出力タイミング
          1. 6.14.7.1.1 汎用出力のスイッチング特性
          2. 6.14.7.1.2 汎用出力のタイミング図
        2. 6.14.7.2 GPIO - 入力タイミング
          1. 6.14.7.2.1 汎用入力のタイミング要件
          2. 6.14.7.2.2 サンプリング・モード
        3. 6.14.7.3 入力信号のサンプリング・ウィンドウ幅
      8. 6.14.8  リアルタイム ダイレクト メモリ アクセス (RTDMA)
        1. 6.14.8.1 はじめに
          1. 6.14.8.1.1 特長
          2. 6.14.8.1.2 ブロック図
      9. 6.14.9  低消費電力モード
        1. 6.14.9.1 クロック ゲーティング低消費電力モード
        2. 6.14.9.2 低消費電力モードのウェークアップ タイミング
          1. 6.14.9.2.1 アイドル モードのタイミング要件
          2. 6.14.9.2.2 アイドル モードのスイッチング特性
          3. 6.14.9.2.3 IDLE 開始および終了タイミング図
          4. 6.14.9.2.4 スタンバイ モードのタイミング要件
          5. 6.14.9.2.5 スタンバイ モードのスイッチング特性
          6. 6.14.9.2.6 STANDBY の開始 / 終了タイミング図
      10. 6.14.10 外部メモリ インターフェイス (EMIF)
        1. 6.14.10.1 非同期メモリのサポート
        2. 6.14.10.2 同期 DRAM のサポート
        3. 6.14.10.3 EMIF の電気的データおよびタイミング
          1. 6.14.10.3.1 EMIF 同期メモリのタイミング要件
          2. 6.14.10.3.2 EMIF 同期メモリのスイッチング特性
          3. 6.14.10.3.3 EMIF 同期メモリのタイミング図
          4. 6.14.10.3.4 EMIF 非同期メモリのタイミング要件
          5. 6.14.10.3.5 EMIF 非同期メモリのスイッチング特性
          6. 6.14.10.3.6 EMIF 非同期メモリのタイミング図
    15. 6.15 C29x アナログ ペリフェラル
      1. 6.15.1 アナログ サブシステム
        1. 6.15.1.1 特長
        2. 6.15.1.2 ブロック図
        3. 6.15.1.3 アナログ ピン接続
      2. 6.15.2 A/D コンバータ (ADC)
        1. 6.15.2.1 ADC の構成可能性
          1. 6.15.2.1.1 信号モード
        2. 6.15.2.2 ADC の電気的データおよびタイミング
          1. 6.15.2.2.1  ADC の動作条件 12 ビット シングルエンド
          2. 6.15.2.2.2  ADC の動作条件 12 ビット差動
          3. 6.15.2.2.3  ADC の動作条件 16 ビット シングルエンド
          4. 6.15.2.2.4  ADC の動作条件 16 ビット差動
          5. 6.15.2.2.5  ADC のタイミング要件
          6. 6.15.2.2.6  ADC 特性 12 ビット シングルエンド
          7. 6.15.2.2.7  ADC 特性 12 ビット差動
          8. 6.15.2.2.8  ADC 特性 16 ビット シングルエンド
          9. 6.15.2.2.9  ADC 特性 16 ビット差動
          10. 6.15.2.2.10 ‌ADC の INL と DNL
          11. 6.15.2.2.11 ADC 入力モデル モデル
          12. 6.15.2.2.12 ADC のタイミング図
      3. 6.15.3 温度センサ
        1. 6.15.3.1 温度センサの電気的データおよびタイミング
          1. 6.15.3.1.1 温度センサの特性
      4. 6.15.4 コンパレータ・サブシステム (CMPSS)
        1. 6.15.4.1 CMPSS 接続図
        2. 6.15.4.2 ブロック図
        3. 6.15.4.3 CMPSS の電気的データおよびタイミング
          1. 6.15.4.3.1 コンパレータ電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.15.4.3.2 CMPSS DAC の静的電気特性
          4. 6.15.4.3.3 CMPSS の説明用グラフ
      5. 6.15.5 バッファ付き D/A コンバータ (DAC)
        1. 6.15.5.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.15.5.1.1 バッファ付き DAC の動作条件
          2. 6.15.5.1.2 バッファ付き DAC の電気的特性
    16. 6.16 C29x コントロール ペリフェラル
      1. 6.16.1 拡張キャプチャ (eCAP)
        1. 6.16.1.1 eCAP のブロック図
        2. 6.16.1.2 eCAP の同期
        3. 6.16.1.3 eCAP の電気的データおよびタイミング
          1. 6.16.1.3.1 eCAP のタイミング要件
          2. 6.16.1.3.2 eCAP のスイッチング特性
      2. 6.16.2 高分解能キャプチャ (HRCAP)
        1. 6.16.2.1 eCAP と HRCAP のブロック図
        2. 6.16.2.2 HRCAP の電気的データおよびタイミング
          1. 6.16.2.2.1 HRCAP スイッチング特性
          2. 6.16.2.2.2 HRCAP の図とグラフ
      3. 6.16.3 拡張パルス幅変調器 (ePWM)
        1. 6.16.3.1 制御ペリフェラルの同期
        2. 6.16.3.2 ePWM の電気的データおよびタイミング
          1. 6.16.3.2.1 ePWM のタイミング要件
          2. 6.16.3.2.2 ePWM のスイッチング特性
          3. 6.16.3.2.3 トリップ ゾーン入力のタイミング
            1. 6.16.3.2.3.1 PWM ハイ インピーダンス特性のタイミング図
      4. 6.16.4 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.16.4.1 外部 ADC 変換開始のスイッチング特性
        2. 6.16.4.2 ADCSOCAO または ADCSOCBO のタイミング図
      5. 6.16.5 高分解能パルス幅変調器 (HRPWM)
        1. 6.16.5.1 HRPWM の電気的データおよびタイミング
          1. 6.16.5.1.1 高分解能 PWM の特性
      6. 6.16.6 拡張直交エンコーダ パルス (eQEP)
        1. 6.16.6.1 eQEP の電気的データおよびタイミング
          1. 6.16.6.1.1 eQEP のタイミング要件
          2. 6.16.6.1.2 eCAP のスイッチング特性
      7. 6.16.7 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 6.16.7.1 SDFM の電気的データおよびタイミング
          1. 6.16.7.1.1 SDFM の電気的データおよびタイミング (同期 GPIO)
          2. 6.16.7.1.2 SDFM の電気的データおよびタイミング (ASYNC を使用)
            1. 6.16.7.1.2.1 非同期 GPIO ASYNC オプション使用時の SDFM のタイミング要件
            2. 6.16.7.1.2.2 同期 GPIO SYNC オプション使用時の SDFM のタイミング要件
          3. 6.16.7.1.3 SDFM タイミング図
    17. 6.17 C29x 通信ペリフェラル
      1. 6.17.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.17.2 高速シリアル インターフェイス (FSI)
        1. 6.17.2.1 FSI トランスミッタ
          1. 6.17.2.1.1 FSITX の電気的データおよびタイミング
            1. 6.17.2.1.1.1 FSITX スイッチング特性
            2. 6.17.2.1.1.2 FSITX タイミング
        2. 6.17.2.2 FSI レシーバ
          1. 6.17.2.2.1 FSIRX の電気的データおよびタイミング
            1. 6.17.2.2.1.1 FSIRX のタイミング要件
            2. 6.17.2.2.1.2 FSIRX スイッチング特性
            3. 6.17.2.2.1.3 FSIRX タイミング
        3. 6.17.2.3 FSI SPI 互換モード
          1. 6.17.2.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.17.2.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.17.2.3.1.2 FSITX SPI 信号モードのタイミング
      3. 6.17.3 I2C (Inter-Integrated Circuit)
        1. 6.17.3.1 I2C の電気的データおよびタイミング
          1. 6.17.3.1.1 I2C のタイミング要件
          2. 6.17.3.1.2 I2C のスイッチング特性
          3. 6.17.3.1.3 I2C のタイミング図
      4. 6.17.4 PMBus (Power Management Bus) インターフェイス
        1. 6.17.4.1 PMBus の電気的データおよびタイミング
          1. 6.17.4.1.1 PMBus の電気的特性
          2. 6.17.4.1.2 PMBus ファスト プラス モードのスイッチング特性
          3. 6.17.4.1.3 PMBus ファスト モードのスイッチング特性
          4. 6.17.4.1.4 PMBus スタンダード モードのスイッチング特性
      5. 6.17.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.17.5.1 SPI コントローラ モードのタイミング
          1. 6.17.5.1.1 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          2. 6.17.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          3. 6.17.5.1.3 SPI コントローラ モードのタイミング要件
          4. 6.17.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.17.5.2 SPI ペリフェラル モードのタイミング
          1. 6.17.5.2.1 SPI ペリフェラル モードのスイッチング特性
          2. 6.17.5.2.2 SPI ペリフェラル モードのタイミング要件
          3. 6.17.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.17.6 シングル エッジ ニブル伝送 (SENT)
        1. 6.17.6.1 はじめに
        2. 6.17.6.2 特長
      7. 6.17.7 LIN (Local Interconnect Network)
      8. 6.17.8 EtherCAT SubordinateDevice コントローラ (ESC)
        1. 6.17.8.1 ESC の機能
        2. 6.17.8.2 ESC サブシステムの統合機能
        3. 6.17.8.3 EtherCAT IP のブロック図
        4. 6.17.8.4 EtherCAT の電気的データおよびタイミング
          1. 6.17.8.4.1 EtherCAT のタイミング要件
          2. 6.17.8.4.2 EtherCAT のスイッチング特性
          3. 6.17.8.4.3 EtherCAT のタイミング図
      9. 6.17.9 UART (Universal Asynchronous Receiver-Transmitter)
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  エラー通知モジュール (ESM_C29)
      1. 7.3.1 はじめに
      2. 7.3.2 ESM サブシステム
      3. 7.3.3 システム ESM
    4. 7.4  エラー アグリゲータ
      1. 7.4.1 エラー アグリゲータ モジュール
      2. 7.4.2 エラー アグリゲータ インターフェイス
    5. 7.5  メモリ
      1. 7.5.1 C29x メモリ マップ
      2. 7.5.2 フラッシュ メモリ マップ
        1. 7.5.2.1 フラッシュ メイン領域のアドレス マップ (F29H85x、4MB)
        2. 7.5.2.2 フラッシュ メイン領域のアドレス マップ (F29H85x、2MB)
        3. 7.5.2.3 フラッシュ メイン領域のアドレス マップ (F29P58x、4MB)
        4. 7.5.2.4 フラッシュ メイン領域のアドレスマップ (F29P58x、2MB)
        5. 7.5.2.5 フラッシュ メイン領域のアドレス マップ (F29P58x、1MB)
        6. 7.5.2.6 フラッシュ データ バンクのアドレス マップ
        7. 7.5.2.7 フラッシュ BANKMGMT 領域のアドレス マップ
        8. 7.5.2.8 フラッシュ SECCFG 領域のアドレス マップ
      3. 7.5.3 ペリフェラル・レジスタのメモリ・マップ
    6. 7.6  識別
    7. 7.7  ブート ROM
      1. 7.7.1 デバイス ブート シーケンス
      2. 7.7.2 デバイス ブート モード
        1. 7.7.2.1 デフォルト ブート モード
        2. 7.7.2.2 カスタム ブート モード
      3. 7.7.3 デバイス ブートの構成
        1. 7.7.3.1 ブート モード ピンの構成
        2. 7.7.3.2 ブート モード テーブル オプションの設定
      4. 7.7.4 デバイスのブート フロー図
        1. 7.7.4.1 デバイス ブート フロー
        2. 7.7.4.2 CPU1 のブート フロー
        3. 7.7.4.3 エミュレーション ブート フロー
        4. 7.7.4.4 スタンドアロン ブート フロー
      5. 7.7.5 GPIO の割り当て
    8. 7.8  セキュリティ モジュールおよび暗号化アクセラレータ
      1. 7.8.1 セキュリティ モジュール
        1. 7.8.1.1 ハードウェア セキュリティ モジュール (HSM)
        2. 7.8.1.2 暗号化アクセラレータ
      2. 7.8.2 安全およびセキュリティ ユニット (SSU)
        1. 7.8.2.1 システム図
    9. 7.9  C29x サブシステム
      1. 7.9.1 C29 CPU のアーキテクチャ
      2. 7.9.2 ペリフェラル割り込みの優先度と拡張 (PIPE)
        1. 7.9.2.1 はじめに
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 割り込みの概念
        2. 7.9.2.2 割り込みアーキテクチャ
          1. 7.9.2.2.1 動的優先度アービトレーション ブロック
          2. 7.9.2.2.2 後処理ブロック
          3. 7.9.2.2.3 メモリ マップト レジスタ
        3. 7.9.2.3 割り込みの伝搬
      3. 7.9.3 データ ロギングとトレース (DLT)
        1. 7.9.3.1 はじめに
          1. 7.9.3.1.1 特長
            1. 7.9.3.1.1.1 ブロック図
      4. 7.9.4 波形アナライザ診断 (WADI)
        1. 7.9.4.1 WADI の概要
          1. 7.9.4.1.1 特長
          2. 7.9.4.1.2 ブロック図
          3. 7.9.4.1.3 概要
      5. 7.9.5 組み込みのリアルタイム解析および診断 (ERAD)
      6. 7.9.6 プロセッサ間通信 (IPC)
        1. 7.9.6.1 はじめに
      7. 7.9.7 ウォッチドッグ
      8. 7.9.8 デュアル・クロック・コンパレータ (DCC)
        1. 7.9.8.1 特長
        2. 7.9.8.2 DCCx クロック ソース入力のマッピング
      9. 7.9.9 構成可能ロジック ブロック (CLB)
    10. 7.10 ロックステップ比較モジュール (LCM)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報
    2.     トレイ

9.3 ツールとソフトウェア

テキサス・インスツルメンツでは、幅広い開発ツールを提供しています。ツールおよびソフトウェアの一部は、デバイスの性能評価や、コードの生成に使用され、それに従ってソリューションの開発が行われます。C2000™ リアルタイム制御 MCU 用に提供しているすべてのツールおよびソフトウェアを参照するには、C2000 リアルタイム制御 MCU - 設計および開発のページをご覧ください。

開発ツール

TI Resource Explorer
操作性を向上させるには、TI Resource Explorer からアプリケーションのサンプル、ライブラリ、資料を参照してください。

ソフトウェア ツール

C29 MCU 用 SDK
未定

DigitalPower SDK
DigitalPower SDK は、ソフトウェア インフラ、ツール、資料の総合的なセットで、AC/DC、DC/DC、DC/AC 電源アプリケーション向け C2000 MCU ベース デジタル電源システムの開発期間の大幅な短縮を可能にします。このソフトウェアには、C2000 デジタル電源評価モジュール (EVM) で動作するファームウェアと、太陽光発電、テレコム、サーバー、電気自動車 (EV) チャージャ、産業用電源供給アプリケーション向けの テキサス・インスツルメンツのリファレンス デザインが含まれています。DigitalPower SDK は、デジタル電源アプリケーションの開発と評価のすべての段階で必要とされるあらゆるリソースを提供します。

モーター制御 SDK
モーター制御 SDK は、さまざまな 3 相モーター制御アプリケーションで使用するために C2000 MCU ベースのモーター制御システムの開発時間を最小限に抑える目的で設計したソフトウェア インフラ、ツール、資料の総合的なセットです。このソフトウェアには、C2000 モーター制御評価基板 (EVM) で動作するファームウェアと、産業用ドライブおよびその他のモーター制御向けのテキサス・インスツルメンツ リファレンス デザインが含まれています。モーター制御 SDK には、高性能モーター制御アプリケーションの開発と評価のすべての段階で必要とされるあらゆるリソースが用意されています。

CCS Theia
未定

SysConfig システム構成ツール
SysConfig は、ピン、ペリフェラル、無線、サブシステム、その他のコンポーネントを構成するための包括的なグラフィカル ユーティリティ コレクションです。SysConfig を使用すると、問題の管理、表面化、解決をビジュアルな方法で実行できるので、より多くの時間をアプリケーションの差異化に割り当てることができます。このツールの出力には C ヘッダとコード ファイルが含まれており、ソフトウェア開発キット (SDK) サンプルと組み合わせて使用することも、カスタム ソフトウェアの構成に使用することもできます。SysConfig ツールは、入力した要件を満たす PinMux 設定を自動的に選択します。SysConfig ツールは CCS に統合されており、スタンドアロン インストーラとしても提供されています。また、dev.ti.com クラウド ツール ポータルからも使用できます。SysConfig システム構成ツールの詳細については、システム構成ツールのページを参照してください。

C2000 サード パーティー検索ツール
テキサス・インスツルメンツは複数の企業と協力し、 テキサス・インスツルメンツの C2000 デバイスに対応する多様なソリューションとサービスを提供しています。これらの企業は、各種 C2000 デバイスを使用した量産へと至るお客様の開発工程の迅速化に役立ちます。この検索ツールをダウンロードすると、サード パーティー各社の概要を手早く参照し、お客様のニーズに適したサード パーティーを見つけることができます。

UniFlash フラッシュ プログラミング ツール
Uniflash は、テキサス・インスツルメンツのマイクロコントローラおよびワイヤレス コネクティビティ デバイスが搭載しているオンチップ フラッシュと、テキサス・インスツルメンツ製プロセッサ向けのオンボード フラッシュに対してプログラミング (書き込み) を行うためのソフトウェア ツールです。Uniflash は、グラフィカル インターフェイスとコマンドライン インターフェイスの両方を採用しています。

モデル

製品の「設計および開発」ページでは、各種のモデルをダウンロードできます。これらのモデルには、I/Oバッファ情報仕様(IBIS)モデルや、バウンダリ スキャン記述言語(BSDL)モデルが含まれます。利用可能なすべてのモデルを参照するには、各デバイスの「設計および開発」ページの「設計ツールとシミュレーション」セクションをご覧ください。

トレーニング

設計エンジニアがC2000マイクロコントローラの機能および性能を十分に活用できるよう、TIは各種のトレーニング リソースを開発しました。オンライン トレーニング資料や、ダウンロード可能な実践的ワークショップを活用することで、C2000マイクロコントローラ ファミリの完全な動作の知識を簡単に習得できます。これらのトレーニング資料は、習得を容易にし、開発期間を短縮し、製品を短期間で開発できるよう設計されています。各種トレーニング資料の詳細については、C2000™ リアルタイム制御 MCU - サポートおよびトレーニングのサイトを参照してください。