制御の不安定性をもたらす可能性がある‌ファームウェアの誤り

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Desheng Guo、Aki Li

昇圧力率補正 (PFC) などのデジタル電源を設計する際に、図 1 に示すような電流の振動を目にしたことがありますか。

図 1 PFC 段で発生している電流の発振。出典：テキサス・インスツルメンツ

この不安定な発振は、制御帯域が広すぎることが原因だとお考えかもしれません。その場合、比例積分 (PI) コントローラの比例ゲイン (Kp) と積分ゲイン (Ki) を小さくし、交差周波数を大幅に低減します。すると、発振は消えます。

しかし、それが最善の解決策でしょうか。電流ループ帯域幅が狭いと、制御速度が低下しますが、全高調波歪 (THD) テストで不合格になることがあります。そして、ソースインピーダンスが少し大きくなると、再び発振が現れることがあります。

この不安定性には他に考えられる原因があるのでしょうか。十分な位相マージンが確保された最善の制御帯域幅を実現するにはどうすればよいでしょうか。デジタル制御ループを詳細に分析し、この潜在的な誤りがどのように発生したかを確認しましょう。また、お使いの制御ファームウェアでこのような不安定性が発生しているかどうかを確認する方法もご説明します。

MCU ベースのデジタル制御

図 2 に、MCU ベースのデジタル制御システムを示します。

図 2 デジタル制御システムは、マイクロコントローラを中心に構成されています。出典：テキサス・インスツルメンツ

制御ループは、対象の電流 / 電圧をサンプリングするためのアナログ / デジタルコンバータ (ADC)、調整値を生成するためのデジタルコントローラ、調整を実行するためのパルス幅変調器 (PWM) で構成されており、デューティまたは周波数を変更することで電流 / 電圧の目標値を変更します。

スイッチモード電源 (SMPS) での ADC サンプリングはしばしば、2 スイッチングサイクルの中間点で行われるため、スイッチングによるノイズを回避できるだけでなく、連続導通モード (CCM) でのパワーインダクタ電流の平均値を取得することもできます。

デジタルコントローラは割り込みサービスルーチン (ISR) で計算され、PWM 出力と同期してトリガされます。トリガイベントは PWM の「カウンタ」が「ゼロ」、「周期」、特定の値「CMP」のいずれかと等しくなると発生します。

コントローラがすべての計算を完了した時点で PWM を直ちに更新することは不可能ですが、PWM カウンタが「ゼロ」または「周期」と等しい場合など、特定のタイミングで PWM レジスタにシャドウレジスタの値をロードする必要があります。カウンタの立ち上がりまたは立ち下がり中に PWM 値が変更された場合、PWM の誤動作、パルスの喪失、パルスの重複が発生する可能性が高くなります。

アナログ制御システムとは異なり、デジタル制御はサンプリング周波数によって実行されるため、サンプリングから新しい値が PWM にリロードされるまでの遅延時間 (T_d) が必要です。PWM の変更は、‌PWM 出力が変化する瞬間を調整することで実装されます。この瞬間はシングルエッジ変調 (カウントアップ / カウントダウンモード) の場合 1 回発生し、デュアルエッジ変調 (カウントアップダウンモード) の場合 2 回発生します。したがって、T_d の最小値は、選択した変調リロード周波数に応じて、1 スイッチングサイクル T_s (図 3 の a を参照) または 1/2 スイッチングサイクル T_s/2 (図 3 の b を参照) となります。

図 3 PWM 調整によって最小遅延時間が決まります。‌(a) アップモード、(b) アップダウンモード。出典：テキサス・インスツルメンツ

図 4 に示すように、T_d はその伝達関数で e^-sxT ^d として表されており、位相マージンを減少させます。もちろん、位相マージンが 45 度未満になると、システムは不安定になり、発振が発生します。

図 4 時間遅延の影響を示すボード線図。出典：テキサス・インスツルメンツ

デジタル制御の実装で犯しがちなコードの誤り

正しい実行では、T_d の最小値は 1 スイッチングサイクル (T_s) の半分のスイッチングサイクル (T_s/2) です。しかし、ADC、ISR、PWM リロードの結果を考慮していない場合、制御遅延を 1 スイッチングサイクルよりも延ばすと、位相マージンが減少し、不安定性につながる可能性があります。

たとえば、図 5 において、ADC の ISR トリガと PWM リロードは、PWM カウンタがゼロになった同じタイミングで開始しています。

すべてのブロックが同時に実行されていますが、ここで T_d が 0 になることを期待できるでしょうか。もちろん、そうではないでしょう。

図 5 誤ったコードが原因で遅延時間が長くなる例。出典：テキサス・インスツルメンツ

これは、ADC 変換と ISR 計算の両方が、1 MCU クロックサイクルよりもはるかに長い時間を必要とするためです。ISR が ADC 結果を読み取った時点で、ADC 変換はまだ完了していません。したがって、ISR は計算のために「古い」サンプル値を取得し、最新の値の計算は次のスイッチングサイクルまで先延ばしにされます。ISR の計算が完了すると、新しい PWM 値はシャドウレジスタのみに書き込まれ、その値は次のスイッチングサイクルでリロードされます。実際には、T_d の総制御遅延は 2 スイッチングサイクル (2 × T_s) になります。

ここに示した例のほかにも、その他の実装で同様に制御遅延が延びる場合があります。たとえば、ISR コードの中でコントローラの計算の後に ADC 値の読み取りを配置した場合、コントローラの計算の前に N サイクルアルゴリズム平均を追加した場合などです。

図 6 ‌に示すように、図 5 の誤った実装を使用してゲイン交差周波数を約 3kHz に設定した場合、位相マージンは 41.68 度になります。これは 45 度未満であり、チョーク電流に大きな発振 (図 1 の波形を参照) が現れるため、交差周波数を 2kHz 未満に下げる必要があります。すると今度は iTHD が悪化し、要件を満たさなくなります。

図 6 誤ったコード実装によるボード線図。出典：テキサス・インスツルメンツ

設計ソリューション

この問題は、「カウンタが周期と等しくなる瞬間」に ADC 変換を移動し、次の「カウンタが周期と等しくなる瞬間」に PWM をリロードすることで、簡単に解決できます (図 7 を参照)。

図 7 コードの改善による制御遅延の短縮。出典：テキサス・インスツルメンツ

制御遅延は 1 スイッチングサイクルに短縮されます。図 8 と図 9 に示すように、位相マージンは大幅に増加し、電流の発振はなくなります。

図 8 改善されたコードによるボード線図。出典：テキサス・インスツルメンツ

図 9 改善されたコードによる波形。出典：テキサス・インスツルメンツ

適切に構成された制御方式

デジタル実装での制御遅延 (‌ADC サンプリングから PWM 調整まで) は、位相マージンを減少させ、発振の原因となります。この問題に取り組む際には、ADC のサンプリング、コントローラの計算、PWM のリロードの結果を考慮してください。‌適切に構成された制御方式では、遅延を半分 (1 スイッチングサイクル) に最小化できるため、位相マージンとループ帯域幅が増加しています。