CLB 設計を実装するときは、最初に波形を使用して必要な CLB の動作を視覚化すると便利です。これを行うには、まずトランザクションの例を考えます。BiSS-C のトランザクションは、MA 信号とエンコーダの応答で構成されることを思い出してください。送信は、図 2-11 に示すように、いくつかの FRAME_STATE に分割できます。最初の手順は、トランザクションの各要素を CLB サブモジュールにマッピングすることです。表 2-4 にマッピングの例を示します。

次の手順は、特定のサブモジュールの動作を視覚化することです。最初は簡単なスケッチを作成します。その後設計の進展に合わせて詳細を追加します。図 2-12 は、CLB SystemC シミュレーション モデルを使用し、カスタム入力をエンコーダの応答として生成された波形の例です。図 2-12 は実際の設計によって生成されましたが、この図の詳細は予備段階のスケッチと同様になっています。

以下のセクションでは、図 2-12 のマーカー 1～4 を使用して、そのマーカーにおける設計の具体的な動作を説明します。マーカーには次のものがあります。

1. IDLE から TRANSMIT_MA への遷移
2. TRANSMIT_MA から TRANSMIT_MA_AND_RECEIVE_SL への遷移
3. TRANSMIT_MA_AND_RECEIVE_SL の期間中
4. RECEIVE_SL への遷移

IDEL 時には、インターフェイス上でアクティビティはありません。C28x は、次の方法でトランザクションを開始する必要があります。

• CLB および SPI を構成する
• CLB タイルの GPREG レジスタにより START_OPERATION 信号を High にプルする。GPREG は CLB の汎用レジスタで、C28x はこのレジスタを使用してタイルの入力を直接制御できます。

以下を参照してください。図 2-12、マーカー (1)

CLB の立ち上がりエッジ フィルタがその入力に対してイネーブルなので、START_OPERATION は 1 CLB_CLOCK の間 High に維持されます。マーカー (1) において、メイン ステート マシン (Tile4 の FSM1) は、FRAME_STATE を IDLE から TRANSMIT_MA 状態に遷移させて応答します。

TRANSMIT_MA の期間中：エンコーダ インターフェイスは MA 信号をエンコーダに送信します。この信号は、所定のデューティ サイクルおよび定義されたクロック サイクル数を持つクロックです。サイクル数は、エンコーダの分解能によって異なります。MA にクロックを供給しているとき、CLB は SL ラインを監視してエンコーダの応答を検出します。

以下を参照してください。図 2-12、マーカー (2)

エンコーダの応答を検出するため、CLB は SL の立ち上がりエッジを監視します。立ち上がりエッジは、ACK 後のスタート ビットに相当します。応答の検出に必要な時間は、一定のクロック数ではなく変動する可能性があり、エンコーダの状態やケーブル長に依存します。さらに、エンコーダが応答するのに余分な時間を必要とする場合、ACK 状態が延長されます。

エンコーダのスタート ビットが検出されると、FRAME_STATE は MA の送信と SL の受信に遷移します。

以下を参照してください。図 2-12、マーカー (3)

CLB は、SPI ペリフェラルへのクロック供給を開始して、応答を受信します。

• CLB は CLB_SPI_CLOCK を応答に整列させます。応答は、CLB が生成したクロックの立ち上がりエッジでサンプリングされます。
• CLB_SPI_CLOCK は、ペリフェラルへの入力を直接オーバーライドすることにより SPI_CLK_IN に接続されます。
• カウンタは、生成された SPI クロックの数を追跡します。このカウンタの match1 は、必要な SPI クロックが送信されたときを示します。SPI の FIFO が FIFO 割り込みレベルになるまでデータを満たすために、応答の長さに必要な値を上回る追加の SPI クロックが必要になることがあります。

以下を参照してください。図 2-12、マーカー (4)