ENCODER_CLOCK すなわち BiSS MA の生成は、前のセクションで示した CLB_SPI_CLOCK の生成と似ています。2 つの主な相違点があります。

• 生成される MA クロックの合計数は、応答を受信するタイミングによって異なります。
• CDM ビットを示すために、MA 信号の最後は High または Low に保持される必要があります。

図 2-18 のマーカー (1) は、図 2-17 に示すロジックによってエンコーダの ACK が検出された時点を示します。マーカー (1) より前には、不明な数の MA クロックが生成されています。マーカー (1) 以降、必要な追加 MA クロックの数は X + 4 + 6 です。ここで、

• X ビット：位置ビットの合計 (シングル ターン + マルチ ターン)
• 4 ビット：スタート ビット + CDM ビット + エラー ビット + 警告ビット
• 6 ビット：CRC ビット

この数値は、アプリケーションによって TILE4 HLC レジスタ R0 に保存されます。HLC は、この値と現在のカウンタ値を使用して、クロックの総数 (COUNTER_1 match1) を調整します。その例については、図 2-18 を参照してください。

1. X = 13 であるとすれば、アプリケーションは 23 を HLC R0 に保存します
2. マーカー (1) で ACK が検出されると、HLC プログラムがトリガされます。
3. HLC が現在の CLB_ENCODER_CLOCK_COUNT (4) を読み出し、R0 (23) を加算して 27 になります
4. HLC は、27 を TILE4 COUNT_1 match1 にロードします
5. CLB_ENCODER_CLOCK_COUNT が match1 に達すると、MA クロックの生成が完了します。

図 2-16 ENCODER_CLOCK (MA) 生成

図 2-17 エンコーダの ACK 検出ロジック

図 2-18 MA 生成シミュレーション波形：CDM 信号 High

CDM ビットは、エンコーダの各 BiSS-C フレームに転送される 1 ビットの制御データです。現在の CDM ビットを示すために、MA 信号の最後は High または Low に保持される必要があります。図 2-18 に、BISSC_CDM_BIT のレベルが High である場合のシミュレーション波形を示します。図 2-19 に、BISSC_CDM_BIT 信号が Low である場合のシミュレーション波形を示します。BISS_CDM_BIT 信号は、タイルの GPREG への C28x CPU 書き込みによって制御されます。

Tile 4 FSM_0 は、CLB_ENCODER_CLOCK_COMPLETE により FRAME_STATE が変化したときに、MA 信号に BISS_CDM_BIT レベルを付加します (図 2-16)。BISSC_CDM_BIT のレベルが Low の場合は、出力で ENC_CLOCK_MA から余分なエッジが除去されます (図 2-19)。

図 2-19 MA 生成シミュレーション波形：CDM 信号 Low