JAJU681C January   2019  – May 2024

 

  1.   1
  2.   概要
  3.   参照情報
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 設計の考慮事項
    3. 2.3 主な使用製品
      1. 2.3.1 MSPM0G1506
      2. 2.3.2 LMG2100R044
      3. 2.3.3 INA241
      4. 2.3.4 TPSM365
      5. 2.3.5 TMP303
    4. 2.4 システム設計理論
      1. 2.4.1 MPPT 動作
      2. 2.4.2 バック コンバータ
        1. 2.4.2.1 出力インダクタンス
        2. 2.4.2.2 入力容量
      3. 2.4.3 電流センス・アンプ
        1. 2.4.3.1 シャント抵抗の選択
        2. 2.4.3.2 電流測定の分解能
        3. 2.4.3.3 シャント抵抗の電力散逸
      4. 2.4.4 スイッチング レギュレータ
  9. 3ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 3.1 必要なハードウェアとソフトウェア
      1. 3.1.1 ハードウェア
        1. 3.1.1.1 TIDA-010042
        2. 3.1.1.2 ITECH-IT6724H
        3. 3.1.1.3 クロマ、63107A
      2. 3.1.2 ソフトウェアの流れ図
    2. 3.2 テストと結果
      1. 3.2.1 テスト構成
      2. 3.2.2 テスト結果
  10. 4デザイン・ファイル
    1. 4.1 回路図
    2. 4.2 部品表 (BOM)
    3. 4.3 PCB レイアウトに関する推奨事項
      1. 4.3.1 ループ インダクタンス
      2. 4.3.2 電流センス アンプ
      3. 4.3.3 配線幅
      4. 4.3.4 レイアウト プリント
    4. 4.4 Altium プロジェクト
    5. 4.5 ガーバー ファイル
    6. 4.6 アセンブリの図面
    7. 4.7 ソフトウェア ファイル
  11. 5関連資料
    1. 5.1 商標
    2. 5.2 サポート・リソース
  12. 6著者について
  13. 7改訂履歴

2.3.2 LMG2100R044

TIDA-010042 LMG2100 の機能ブロック図図 2-3 LMG2100 の機能ブロック図

LMG2100R044 デバイスは、80V 連続、100V パルス、35A ハーフブリッジ電力段で、ゲート ドライバとエンハンスメント モードの窒化ガリウム (GaN) FET、4.4mΩ の RDS(on) が内蔵されています。

  • 5V の外部バイアス電源
  • ほぼゼロの逆回復
  • 非常に小さい入力容量 CISS および出力容量 COSS
  • 低リンギングで、高スルーレートのスイッチング
  • 内部的なブートストラップ電源電圧クランピングにより、GaN FET オーバードライブを防止
  • 非常に優れた伝搬遅延 (標準値 29.5ns) およびマッチング (標準値 2ns)
  • 低消費電力
  • 上面冷却用の露出上面 QFN パッケージ
  • 簡単に PCB をレイアウトするよう最適化されたパッケージ
  • 5.5mm × 4.5mm × 0.89mm 鉛フリー パッケージ

このデバイスは、ディスクリート GaN FET に対してより使いやすいインターフェイスを提供し、その利点を拡大します。小さな外形で高周波数、高効率の動作が必要なアプリケーションに最適な選択肢です。

LMG2100R044 は、ハイサイドとローサイドのゲート ドライバを高集積したハーフ ブリッジ GaN 電力段であり、UVLO 保護回路と過電圧クランプ回路を内蔵しています。クランプ回路は、ハイサイド ゲート ドライバのオーバードライブが 5.4V を超えないようにするため、ブートストラップ リフレッシュ動作を制限します。このデバイスは、2 つの 4.4mΩ GaN FET をハーフ ブリッジ構成で統合しています。このデバイスは多くの絶縁型および非絶縁型トポロジで使用できるため、非常に簡単に内蔵可能です。HI と LI を独立に制御し、ハード スイッチング降圧コンバータのローサイド FET の第 3 象限導通を最小化できます。このパッケージは、PCB 設計をシンプルに維持しながら、ループのインダクタンスを最小化するよう設計されています。ピンまでのパターン長を最小限に抑えるため、0402 のサイズを推奨します。バイパス コンデンサとブートストラップ コンデンサは、寄生インダクタンスを最小限に抑えるため、デバイスにできる限り近づけて配置してください。ターンオンおよびターンオフの駆動強度は、ゲートや電源ループに過剰なリンギングを発生させずに高電圧のスルーレートを実現するよう最適化されています。