JAJU732E June   2019  – April 2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

 

  1.   1
  2.   概要
  3.   参照情報
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1  UCC21710
      2. 2.2.2  UCC14141-Q1
      3. 2.2.3  AMC1311
      4. 2.2.4  AMC1302
      5. 2.2.5  OPA320
      6. 2.2.6  AMC1306M05
      7. 2.2.7  AMC1336
      8. 2.2.8  TMCS1133
      9. 2.2.9  TMS320F280039C
      10. 2.2.10 TLVM13620
      11. 2.2.11 ISOW1044
      12. 2.2.12 TPS2640
    3. 2.3 システム設計理論
      1. 2.3.1 電源システムとのデュアル アクティブ ブリッジの類似性
      2. 2.3.2 デュアル アクティブ ブリッジ – スイッチング シーケンス
      3. 2.3.3 デュアル アクティブ ブリッジ - ゼロ電圧スイッチング (ZVS)
      4. 2.3.4 デュアル アクティブ ブリッジ - 設計上の考慮事項
        1. 2.3.4.1 漏れインダクタ
        2. 2.3.4.2 ソフト スイッチングの範囲
        3. 2.3.4.3 インダクタンスの電流への影響
        4. 2.3.4.4 位相シフト
        5. 2.3.4.5 コンデンサの選択
          1. 2.3.4.5.1 DC ブロッキング コンデンサ
        6. 2.3.4.6 スイッチング周波数
        7. 2.3.4.7 トランスの選択
        8. 2.3.4.8 SiC MOSFET の選択
      5. 2.3.5 損失解析
        1. 2.3.5.1 SiC MOSFET とダイオードの損失
        2. 2.3.5.2 トランスの損失
        3. 2.3.5.3 インダクタの損失
        4. 2.3.5.4 ゲート ドライバの損失
        5. 2.3.5.5 効率
        6. 2.3.5.6 熱に関する注意事項
  9. 3回路の説明
    1. 3.1 電力段
    2. 3.2 DC 電圧センシング
      1. 3.2.1 1 次側 DC 電圧検出
      2. 3.2.2 2 次側 DC 電圧検出
        1. 3.2.2.1 2 次側バッテリ電圧センシング
    3. 3.3 電流検出
    4. 3.4 電力アーキテクチャ
      1. 3.4.1 補助電源
      2. 3.4.2 ゲート ドライバのバイアス電源
      3. 3.4.3 検出回路用の絶縁型電源
    5. 3.5 ゲート ドライバの回路
    6. 3.6 追加回路
    7. 3.7 シミュレーション
      1. 3.7.1 構成
      2. 3.7.2 シミュレーションを実行
  10. 4ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 4.1 必要なハードウェアとソフトウェア
      1. 4.1.1 ハードウェア
      2. 4.1.2 ソフトウェア
        1. 4.1.2.1 ソフトウェア入門
        2. 4.1.2.2 ピン構成
        3. 4.1.2.3 PWM の構成
        4. 4.1.2.4 高分解能の位相シフト構成
        5. 4.1.2.5 ADC 構成
        6. 4.1.2.6 ISR 構造
    2. 4.2 テスト設定
    3. 4.3 PowerSUITE GUI
    4. 4.4 ラボ
      1. 4.4.1 ラボ 1
      2. 4.4.2 ラボ 2
      3. 4.4.3 ラボ 3
      4. 4.4.4 ラボ 4
      5. 4.4.5 ラボ 5
      6. 4.4.6 ラボ 6
      7. 4.4.7 ラボ 7
    5. 4.5 テスト結果
      1. 4.5.1 閉ループのパフォーマンス
  11. 5デザイン ファイル
    1. 5.1 回路図
    2. 5.2 部品表 (BOM)
    3. 5.3 Altium プロジェクト
    4. 5.4 ガーバー ファイル
    5. 5.5 アセンブリの図面
  12. 6関連資料
    1. 6.1 商標
  13. 7用語
  14. 8著者について
  15. 9改訂履歴

2.3.4.2 ソフト スイッチングの範囲

セクション 2.3.2 で説明しているように、ゼロ電圧スイッチングはインダクタ電流 IL に依存します。期間 1 と期間 2 の間の ZVS 遷移を有効にするには、Q5 と Q8 がオンのときに IL が正になっている必要があります 。この時点の電流は、I1 と定義されます (式 9 を参照)。期間 2 と 期間 3 の間の ZVS 遷移では、同じように、IL が正になっている必要があります。この時点の電流は、I2 と定義されます (式 10 を参照)。期間 3 と期間 4、および期間 4 と期間 1 の間の ZVS 遷移では、IL が負になっている必要があります。電流波形は対称であるため、これらの時点の電流は、–I1 および –I2 と等しくなります。

MOSFET の出力容量を無視すると、ZVS 範囲は、式 式 9 および 式 10 を 0 に設定して、φ について解くことで導出できます。これで、入力および出力電圧比 d に応じて、ZVS に必要な最小位相シフトが得られます。これにより、式 11 および 式 12 となります。

式 11. φZVS,pri>1-1d×π2
式 12. φZVS,sec>1-d×π2
位相シフトは出力電力に比例するので、図 2-16 に示すように、ZVS 範囲は、電圧比に対する出力電力のグラフにプロットできます。電力は Pbase に対して正規化されています。
TIDA-010054 ZVS 範囲と最大出力電力対電圧比図 2-16 ZVS 範囲と最大出力電力対電圧比
式 13. Pbase=V12ωL

図 2-16 の赤い線は、ある電圧比について可能な最大出力電力 POUT,max を示してい ます。軽負荷 (黒でプロットした ZVS 境界を下回る出力電力) で電圧比 d < 1 の場合には、2 次側でハード スイッチングが発生し、d > 1 で軽負荷の場合には、1 次側でハード スイッチングが発生します。電圧比 d が 1 に近い場合には、非常に低い負荷まで ZVS を実現できます。ZVS 範囲は、拡張、デュアル、またはトリプル位相シフト制御など、さまざまな制御方式を適用することで拡大できます。

拡張位相シフト制御が実装されており、ソフトウェアで利用できます。詳細については、セクション 6 を参照してください。