図 3-3 の関係において、さまざまなコアがどのように連携して動作するかを示します。完全なフレーム処理は、サイクル時間の生成を含む 1 つの産業用通信サブシステム (ICSS) を使用して実行されます。スタック自体は、単一の Arm® コアに実装されています。

PRU0 はフレーム・ハンドラを実装しており、8 個のポートすべてでフレームの送受信を行います。内部ステート・マシンが完了すると、割り込みが 2 番目の PRU コアに送信されます。

この割り込みは、サイクル・タイミングの生成に使用されます。PRU1 にはカウント・レジスタがあり、各ポートには比較レジスタと、いくつかのステータスおよび制御ビットがあります。ここでサイクル時間が設定され、次のフレームを送信するタイミングになるとすぐに、トリガが PRU0 に送信されてフレームが送信されます。

Arm コアは両方の PRU を制御します。スタートアップ中はサイクル・タイマはまだ使用されておらず、フレームは PRU0 経由で手動で送信され、Arm コアから Tx がトリガされます。動作モードへの切り替えとプロセス・データの交換が開始されると、PRU1 は適切なサイクル時間に構成され、データ送信のトリガを制御するために引き継ぎます。この場合、各フレームが送信され、デバイスからの応答が受信されるかタイムアウトが発生した後、Arm コアは割り込みを受け取ります。

この方式では、サイクル時間は Arm コアの CPU 負荷とは無関係です。また、そこでタイミングを生成する必要がないため、負荷が減少します。